JPH0357030A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはそれに含まれる機能モ
ジュール相互間でやりとりされる個別信号に関するデバ
イステス１・の容易化技術に係り、例えばアプリケーシ
ョン・スペシフィック方式で構威されるＮ　Ｐ　Ｕ　（
ネットワーク・プロセッシング・ユニット）に適用して
有効な技術に関するものである。

〔従来技術〕

一つの半導体」，１ｉ板に複数の機能モジュールを形或
して成るＮＰＵのような半導体集積回路は、例えばＣ　
Ｐ　ｔＪ　（セントラノレ・プロセッシング・ユ二ット
）を中心に、ＤＭＡ（ダイレクト・メモリ・アクセス）
コントローラやタイマなどその他の周辺同路が搭載され
ている。これら機能モジュールは、アドレスバス、デー
タパス、及びコントロールバスを含むような共通内部バ
スに結合されて、各機能モジュール相互間特にＣＰＵと
の間でデータやアドレス信号さらには制御信号のような
共通信号をやりとり可能になっている。

ところで、そのような機能モジューの動作に必要む信号
は上記共通信号だけではなく、所定の機能モジュール相
互間で個別的にやりとりしなければならない個別信珍が
ある。例えば、各機能モジュールがＣＰＵ　ｌに対して
割込みを要求するための割込み要求信号である．ここで
各機能モジュールで発生された割込み要求は，例えば個
別的にＣＩ）　Ｕに入力されるのではなく、機能モジュ
ールの一つである割込み制御部に全て入力され、この割
込み制御部において、各機能モジュールからの割込み要
求の優先順位判定や当該割込み要求に対応する割込みベ
クタ情報の発生等、所定の割込み制御が行われろように
なっている。この割込み要求償号むどの個別｛コシ｝は
、所定の機能モジュール相互間のハンドシェーク制御に
ー〃ら必要とされる信号であるから、上記共通内部バス
が入出力回路を介して外部とインタフェースｉＪ能にさ
れていろ的に対し、個））！Ｉ信珍は一切外部に開放さ
れず、また、あえて外部に開放する必要性もないとされ
ていた。

尚、内蔵機能モジュール相互間で個別信ｙをやりとりす
る半導体集積回路について記載された文献の例としては
昭和６０年７ｉ月に１１立製作所発行のｒ　Ｈ　Ｄ　６
　４　１−　８　０ユーザーズマニュアル」がある。

〔発明が解決しようとするｉ’ｉ’！！題〕内蔵機能モ
ジュール相互間で個別信号をやりとりする半導体集積回
路のデバイステス１・において、共通信号に関しては，
これを外部から共通内部バス経出で所望の機能モジュー
ルを独立に制御しながらテストすることができるが、割
込み要求信Ｓ｝などの個別信号は一切外部に開放されて
いないため、これを外部から直接供給したり、また、そ
の出力状態を外部で直接確認することはできない．この
ため、個別信号に関するテストでは個別信号をやりとり
する複数の機能モジュールの双方を動作させてテストす
ることが必要になる．この点について本発明者らが検討
したところ、所定の個別信号の出力状態やこれを受ける
機能モジュールの動作状態を確認するには、当該個別信
号を出力する機能モジュールに対してその個別信跨の要
求の出力状態を得るに必要な動作をさせ、さらに、これ
を受ける機能モジュールにその個別信号の状態を反映可
能とするような動作をさせることが必要になる。これに
よって、個別信号に関するテストＩ，′ｆ間が長くなる
と共に、テストパターンの作或にも手間がかかるという
問題点が明らかにされた。特に．コアとなるＣＰＵを中
心に所望の周辺機能モジュールを任意に組合せ可能とし
て個別仕様要求に対応するアプリケーション・スベシフ
ィック方式で構或される集積回路にあっては、その要求
仕様に応じて採用される周辺機能モジュールの組合せが
異なる毎に、複雑な個別信号用テストパターンを作り直
さなければならなくなって、上記問題かー・層顕暑にな
ることが見出された。

本発明の目的は、内蔵機能モジュール間でやりとりされ
る個別信号に関するデバイステストを容易化することが
できる半導体集積回路をＣ＜ｔｔすることにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、特定の機能モジュールに対して他の機能モジ
ュールから供給される個別信号についての擬似信号を生
成し、この擬似｛ｉ号を−Ｌ記個別イ３１号に代えて上
記特定の機能モジュールに０１−給する擬似４’Ｒ号但
給手段を設けて゛［導体集積回路を構成したものである
。

また、複数の機能モジュールからの割込み要求に対して
所定の割込み要求制御を行う割込み制御モジュールを備
えた半導体集積回路において、複数の機能モジュールか
ら発せられる割込み要求信じ・についての擬似信号を生
成し、この擬似信号を１該割込み要求信号に代えて上記
割込み制御モジュールに供給する擬似｛ｉ号供給手段を
設けたものである。ここで、上記割込み制御モジュール
のデバイステストにおいては、他の複数の機能モジュー
ルからの割込み要求の調停処理等が正常になされるか否
かをテストする必要があり、このテストを可能とするた
め，上記擬似信号を所定の組合せパターンに従って上記
割込み制御モジュールに供給するとよい。

更に、」二記擬似Ｇ？号の生或及び供給を容易且つ適確
に行うためには，セントラル・プロセッシング・ユニッ
ト（ｃｐｕ）を有して上記擬似信号供給手段を形成する
とよい． 〔作　用〕 上記した手段によれば、特定の機能モジュールに対して
他の機能モジュールから供給される個別信号についての
擬似信号が、該個別信号に代えて特定の機能モジュール
に供給されることにより、上記個別信シ｝を出力する機
能モジュールに対してその個別信号の所要の７１３力状
態を得るに必要な動作をさせることなく，所望の個別信
号に基づく特定の機能モジュールの動作状態を簡単に確
認可能とむり、このことが、内蔵機能モジュール間でや
りとりされる個別イｄ号に関するデバイステストを容易
化するように作用する。

また、複数の機能モジュールから出力される割込み要求
信号についての擬似信号が、該割込み要求信珍に代えて
−ヒ北割込み制御モジュールに供給されることにより、
本来の割込み要求信号を出力する機能モジュールに対し
てその割込み要求信号の所要の出力状態を得るに必要な
動作をさせることなく、所望の割込み要求信号に基つく
割込み制御モジュールの動作状態を簡明に確Ｌ３可能と
なり、このことが、割込み制御モジュールのデバイステ
ストを容易化するように作用する。

〔実　施　例〕

第１図には本発明の一実施例であるＮＰＵ（ネットワー
ク・プロセッシング・ユニット）が示される。同図に示
されるＮＰＵＩは、公知の半導体技術によって１個の単
結晶シリコン基板のような半導体基板に形成されている
。

第１図に示されるＮ　１）　Ｕ　１は、特に制限されな
いが、Ｃ　Ｐ　ｔＪ　２を中心に、ダイナミック・メモ
リ・アクセス・コントローラ（ＤＭＡＣ）４、マルチプ
ロトコル・シリアル・コミュニケーション・インタフェ
ース（ＭＳＣＩ）５．７シンクロナス・シリアル・コミ
ュニケーション・インタフェース（ＡＳＣＩ）６，タイ
マ７、割込み制御部８やその他の周辺回路がアプリケー
ション・スペシフィノク方式で搭載されて成る。そして
これら各機能モジュールは、アドレスバス、データパス
、及びコントロールバスを含む共通内部バス３に結合さ
れ、相互間でデータやアドレス信号さらには制御信号の
ような共通信号をやりとり可能になっている。尚，第１
図では省略されているが、上記共通内部バス３は、人出
力回路を介して外部とインタフェース可能にされており
，特にデバイステストモード時にはこの入出力回路を介
して共通内部バス３にテスタが接続される． 第ｌ図に代表的に示された機能モジュール間でやりとり
される個別信号としては、ＣＰＵ２に対する割り込み要
求信号を一例として挙げることができ、これがＩＲＱ１
乃至ＩＲＱ４で示されている。

割込み要求信号ＩＲＱ，乃至ＩＲＱ４は、各機能モジュ
ールにおいてデータ転送エラーなど所定の’ＪＣ象が発
生した時点で出力され、それが割込み制御モジュールと
しての割込み制御部８に入力される。

この割込み制御部８は、上記割込み要求信シ冫ｒＲＱ．
乃至ＩＲＱ．の優先順位判定や当該割込み要求に対応す
る割り込みベクタ情報の発生等の処理を行うもので、こ
の処理の結果として、ＣＰＵ２に対して割込み信９ＩＮ
Ｔを送出し，また共通内部バス３を介して割込みベクタ
情報を送出する。

通常動作モードにおいてＣＰＵ２は上記割込み信号ＩＮ
Ｔによって機能モジュールから割込み要求がなされたこ
とを知り、上記割込みベクタ情報に基づく所定の割込み
処理を実行する。

さらに本実施例におけるＣＰＵ２は、割込み制御部８の
デバイステストの（１ｊ．独実行を可能とするため、上
記割込み要求信珍ＩＲＱ１乃至ＩＲＱ４の擬似信号ＤＩ
ＲＱ，乃至ＤＩＲＱ．を生成し、それを共通内部バス経
由で割込み制御部８に供給可能となっている。この擬似
信″；３−ＤＩＲＱ１乃至ＤＩＲＱ４の発生は、このＮ
　Ｐ　ｔＪ　ｌ内に配置されたプログラムメモリ（図示
せず）内に格納された所定のテストプログラムの実行に
より、あるいはこのＮＰＵ　ｌのテストモード時におい
てのみこのＮＴ’ｔＪ　１の外部より取込まれる所定の
テストプログラムの実行により生成される。そしてこの
擬似信号ＤＩＲＱ．乃至Ｄ　Ｉ　Ｒ　Ｑ４はそれぞれ１
ビットであり、ＤＩＲＱｉ乃至Ｄ　Ｉ　Ｒ　Ｑ　４がア
クティブとなる組合せとして本実施例では２４種類あり
、その全ての組合せパターンに従って擬似信号が順次生
成される。ここで本発明における擬似信号供給手段は、
所定のテストプログラムを実行するＣ：ＰＵ２によって
機能的に実現される． 第２図には上記割込み制御部８の詳細な構成が？される
。同図に示されるようにこの割込み制御部８は、特に制
眼されないが，共通内部バス３及びモジュール内部バス
１０を介して上記Ｃ　Ｉ）　Ｕ　２より伝達される擬似
信Ｓ３−ＤＩＲＱＩ乃至ＤＩＲＱ．，を保持するレジス
タ１ｌ、このレジスタ１１の保持出力Ｄ　Ｉ　Ｒ　Ｑ　
１乃至Ｄ　Ｉ　ＲＱ．と本来の割込み要求信珍ＩＲＱ■
乃ｑＩｒ＜Ｑ４との論理和を得る論ＪＩｆｌ和ゲート１
２１乃至１２４，この論理和ゲート１２、乃至↓２，の
出力を取込んで割込み要求の優先順位を判定する優先順
位判定回路１：３、この優先順位判定回路ｌ３の判定結
果に基づいて当該割込み要求に対応するベクタ情報を允
生する割込ｈヘクタ発生回路１４を有する。

上記レジスタ１１は、このＮ　Ｐ　ｔＪ　１の通′Ｓ；
゛動作時においては、イニシャライズリセットなどによ
って初期設定されたロジック｛ご号の゛Ｏ″が出力され
るようになっている。従ってこの状態では、本来の割込
み要求信号ＩＲＱ，乃至ＩＲＱ，が論理和ゲート１２１
乃至１２．を介して優先順位判定同路１３に伝達される
ことになる。しかし，このＮ？ＵＩのテストモード特に
割込み制御部８の単独デバイステストモード時において
は、ＣＰＵ２及び割込み制御部８以外の機能モジュール
、特に割込み制御部８に対して割込み要求信号を出力す
る全ての機能モジュールの動作が停止され，本来の割込
み要求信号ＩＲＱよ乃至ＩＲＱ４についての擬似信号Ｄ
ＩＲＱよ乃至Ｄ．ＩＲＱ．がレジスタ１１に書込まれ、
それが論理和ゲート１２■乃至１２，を介して優先順位
判定回路１３に入力される．すなわち、デバイステスト
モード時においては、本来の割込み要求信号ＩＲＱ１乃
至ＩＲＱ４に代えて擬似信号ＤＩＲＱ．乃至ＤＴＲＱ．
が優先順位判定回′ＪＰ１１３へ入力される。するとこ
の優先度判定回路１３は、入力された擬似信号ＤＩＲＱ
よ乃至ＤＩＲＱ４を本来の割込み要求信号として取扱い
、擬似イａ号Ｄ　ｒ　Ｒ　Ｑｉ乃至ＤＩＲＱ４の状態を
判別し、予め定められた優先度情報に基づいて割込み要
求の優先度判定を行う．そしてこの判定結果として割込
み信号ＩＮＴが発生され、それがＣＰＵ２に直接入力さ
れる．また、上記優先度判定結果が割？みベクタ発生回
路ｌ４に入力されることにより、この割込みベクタ発生
回路１４において所定の割込みベクタ情報が発生され，
それがモジュール内部バス１０及び共通内部バス３を介
してＣＰＵ２に伝達されろ。すなわち割込み制御同路８
は、このデバイステストモードにおいて、本来の割込み
要求信号ＩＲＱｉ乃至ＩＲＱ４に代えて入力された擬似
信号ＤＩＲＱ１乃至ＤＩＲＱ４を、本来の割込み要求信
号ＩＲＱ，乃至ＩＲＱ４と同レベルで取扱い、本来の割
込み要求信号ＩＲＱよ乃至ＩＲＱ４が入力された場合と
同様の割込み制御を実行する。

従って、この擬似信ｙｏｒＲＱ．乃至ＤｒＲＱ４を用い
た割込み制御回路８のデバイステス１〜においては、他
の機能モジュールすなわちＩ）　Ｍ　Ａ　Ｃ４、ＭＳＣ
Ｉ５．ＡＳＣＩ６、タイマ７を動作させろことなく、換
言すれば、本来の割込み要求イ１１号ＩＲＱ■乃至ＩＲ
Ｑ４を出力する機能モジュールに対してその割込み要求
信号の所要の出力状態を得るに必要な動作をさせること
なく，所望の割込み要求信号に基づく割込み制御モジュ
ールの動作状態ａｃｐｕｚによりあるいはこのＮ　Ｐ　
ｔＪ　１の外部に配置されたテスタにより簡川に確認す
ることができる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）　ＤＭＡＣ４、ＭＳＣＩ５、ＡＳＣ　ｒ　６、及
びタイマ７から出力される割込み要求信号についての擬
似信号ＤＩＲＱいＤ　Ｉ　Ｒ　Ｑ２、Ｄ　Ｉ　Ｒ　Ｑ　
３ＤＩＲＱ４がＣＰＵ２により生或され，それが、上記
ＩＲＱ，乃至ＩＲＱ４に代えて割込み制御部８に供給さ
れるため、本来の割込み要求信４３・を出力する機能モ
ジュールに対してその割込み要求｛１４号の所要の出力
状態を得るに必要な動作をさせることなく、所望の割込
み要求信号に基づく割込み制御部８の動作状態を簡単に
確認可能となり、割込み制御部８のデバイステストを容
易且つ迅速に行うことができる． （２）Ｌ記（１）の効果は，アプリケーション・スペシ
フィック方式で上記Ｎ　Ｐ　ｔＪ　１を構成する場合に
、複雑な個別信号用テストパターンの作或を要しないか
ら特に顕著である。

（３）上記擬似イｄ号ＤＩＲＱ．乃至ＤＩＲＱ，の生或
及び該信号の割込み制御部８への供給を行う擬似信号供
給手段を、ＣＰＵ２を含んで形成したことにより，この
擬似信号の生戊及び供給を容易Ｒつ適確に行うことがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しむい範囲において種々変更可能であ
る。

例えば上記実施例では別込み制御部８内にレジスタｌ１
と論理和ゲート１２１乃至１２４を設け、Ｃ　ｌ）　Ｕ
　２から転送された擬似４８号をこのレジスタ１１で保
持するとともに論理和ゲート１２，乃至１２４！！！−
介して優先順拉判定回路１３へ伝送するようにしたが，
他の機能モジュールすなわち本来の割込み要求信号を出
力するＤ　Ｍ　Ａ　Ｃ　４、ＭＳＣＩ５、ＡＳＣＩ６、
及びタイマ７内にそれぞれレジスタを設け．ＣＰＵ２に
おいて生成された擬似信号を各機能モジュール内のレジ
スタに害込み、？のレジスタの保持値を割込み制御部８
に供給するようにしてもよい。この場合、割込み制御部
８内のレジスタ１１は不要となる．また、割込み制御部
８内の論理和ゲート１２１乃至１２４に代えて、マルチ
プレクサを設け、このマルチプレクサによって本来の割
込み要求信号ＩＲＱ■乃至ＩＲＱ，と擬似信号Ｄ　Ｉ　
Ｒ　Ｑ＋乃至ＤＩＲＱ４とを択一的に優先順位判定回路
１３へ伝達するようにしてもよい。

更に、割込み制御部８から出力される割込み信号ＩＮＴ
や割込みベクタ情報を、共通内部バス３を介して外部に
開放し、このＮＰＵＩの外部に配置されたテスタ等によ
り外信号及び情報をチェックできるようにしてもよい．
この場合，割込み制御部８内に，割込み信号ＩＮＴや割
込みベクタ情報を保持するレジスタを設け、このレジス
タの保持内容をＮＰＵ１の外部に配置されたテスタ等に
より所定のタイミングで確認可能にするとよい。

また、上記実施例では複数の機能モジュール間でやりと
りされる個別信号を割込み要求信号とした場合について
説明したが、この割込み要求信号の他に、所定の処理実
行要求のための譬求信珍や応答信号としてのアクノリッ
ジ信号などを挙げることができ，このような信号につい
ての擬似信号を生成し、それを本来の個別信号に代えて
特定の機能モジュールに供給することにより、当該特定
機能モジュールの単独デバイステストを容易且つ迅速に
行うことができる． 以」二の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるＮＰＵに適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、各挿のマイクロコンピュータＩ，　Ｓ　Ｉ
やその他の半導体集積回路に広く適用することができる
３本発明は少なくとも内蔵機能モジュール間でやりとり
される個別｛ｉｔ号に関するデバイステストを容易化で
きる条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば，下記の通りである
。

すなわち、特定の機能モジュールに対して他の機能モジ
ュールから供給される個別信号についての擬似信号が生
成され，それが該個別信号に代えて特定の機能モジュー
ルに但給されることにより、上記個別信号を出力する機
能モジュールに対してその個別信号の所要の出力状態を
得るに必要な動作をさせることなく，所望の個別信号に
基づく特定機能モジュールの動作状態を簡単に確認可能
となり，これにより、内蔵機能モジュール間でやりとり
される個別信号に関するデバイステスト時間の短縮やそ
のためのテストパターンの作成の容易化を図ることがで
き，該デバイステストを容易且つ迅速に行うことができ
る． また、上記個別信号を割込み要求｛ｄ号とし，上記特定
の機能モジュールを割込み制御モジュールとした場合に
は，割込み要求信号を出力する他の機能モジュールに対
してその個別信号の所要の出力状態を得るに必要な動作
をさせることなく，所望の個別信号に基づく当該割込み
制御モジュールの動作状態を簡単に確認可能となり、デ
バイステストを容易且つ迅速に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＮＰＵ（ネットワーク
・プロセッシング・ユニット）の概酩ブロック図、 第２図は割込み制御部の詳細な構成の一例を示すブロッ
ク図である。 １・・・ＮＰＵ．２・・・ＣＰＵ、４・・・ＤＭＡＣ、
５・・・ＭＳＣＩ、６・・・ＡＳＣＩ、７・・・タイマ
、８・・・割込み制御部、ｌ１・・・レジスタ、１２．
乃至１２４・・・論理和ゲート、ＩＲＱ，乃至ＩＲＱ４
・・・割込み要求信号．ＤＩＲＱ，乃至ＤＩＲＱ．・・
・擬似信弓一、ＩＮＴ・・・割込み信号。 第 １ 図 第 ２ 図

Claims (1)

1. 【特許請求の範囲】 １、複数の機能モジュールを有し、それら機能モジュー
   ル間で個別信号ををやりとり可能にされて成る半導体集
   積回路において、特定の機能モジュールに対して他の機
   能モジュールから供給される個別信号についての擬似信
   号を生成し、この擬似信号を上記個別信号に代えて上記
   特定の機能モジュールに供給する擬似信号供給手段を設
   けたことを特徴とする半導体集積回路。 ２、複数の機能モジュールからの割込み要求に対して所
   定の割込み要求制御を行う割込み制御モジュールを備え
   た半導体集積回路において、上記複数の機能モジュール
   から出力される割込み要求信号についての擬似信号を生
   成し、この擬似信号を上記割込み要求信号に代えて上記
   割込み制御モジュールに供給する擬似信号供給手段を設
   けたことを特徴とする半導体集積回路。 ３、上記擬似信号供給手段は、上記擬似信号を所定の組
   合せパターンに従って上記割込み制御モジュールに供給
   する請求項２記載の半導体集積回路。 ４、上記擬似信号供給手段はセントラル・プロセッシン
   グ・ユニットを含む請求項１，２又は３記載の半導体集
   積回路。