JPH0357049A - Ｅｅｐｒｏｍ内蔵マイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵マイクロコンピュータInfo
- Publication number
- JPH0357049A JPH0357049A JP1193030A JP19303089A JPH0357049A JP H0357049 A JPH0357049 A JP H0357049A JP 1193030 A JP1193030 A JP 1193030A JP 19303089 A JP19303089 A JP 19303089A JP H0357049 A JPH0357049 A JP H0357049A
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101000706243 Homo sapiens Prominin-2 Proteins 0.000 description 1
- 102100031190 Prominin-2 Human genes 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気的消去可能不揮発性メモリ（ＥＥＰＲＯ
Ｍ）を内蔵したシングルチッソ・マイクロコンピュータ
に関する。
Ｍ）を内蔵したシングルチッソ・マイクロコンピュータ
に関する。
従来、ＥＥＰＲＯＭ内蔵マイクロコンピュータ（以下マ
イコンと呼ぶ）は、ＣＰＵの書込み命令動作によって、
ＥＥＰＲＯＭの消去動作を開始し、一定の消去時間（通
常は約５ ｍｓｅｃ）経過後、書込み動作を開始し、一
定の書込時間（通常は約５ ｍｓｅｃ）書込み動作を行
なうことにより、Ｅ．ＥＰＲＯＭへの書込みを行なう。
イコンと呼ぶ）は、ＣＰＵの書込み命令動作によって、
ＥＥＰＲＯＭの消去動作を開始し、一定の消去時間（通
常は約５ ｍｓｅｃ）経過後、書込み動作を開始し、一
定の書込時間（通常は約５ ｍｓｅｃ）書込み動作を行
なうことにより、Ｅ．ＥＰＲＯＭへの書込みを行なう。
上述した従来のＥＥＰＲＯＭ内蔵マイコンは、１バイト
当りの書込みに約１０ｍｓｅｃと云う時間を必要とする
ため、大量データをまとめてＥＥＰＲＯＭに書込みを行
なうには非常に長い時間が必要である。例えば、シング
ルチップ・マイコンの場合、電源が断となった時に１０
０バイト程度のデータをバックアップするケースが多い
。この場合、１００バイトのデータをＲＡＭからＥＥＰ
ＲＯＭに転送するためには１０ｍｓＸ１００バイト＝Ｉ
秒の時間が必要である。従って、従来のＥＥＰＲＯＭ内
マイコンでは電源が切れてから１秒以上マイコンに印加
する電圧を保持しなければ、データのバックアップを行
うことができない。このために必要なコンデンサ容量は
、例えばマイコンの消費電流を１０ｍＡ、電源電圧低下
許容値を０．５Ｖ（５Ｖから４．５■に低下しても動作
できの大きな容量が必要となると云う欠点がある。
当りの書込みに約１０ｍｓｅｃと云う時間を必要とする
ため、大量データをまとめてＥＥＰＲＯＭに書込みを行
なうには非常に長い時間が必要である。例えば、シング
ルチップ・マイコンの場合、電源が断となった時に１０
０バイト程度のデータをバックアップするケースが多い
。この場合、１００バイトのデータをＲＡＭからＥＥＰ
ＲＯＭに転送するためには１０ｍｓＸ１００バイト＝Ｉ
秒の時間が必要である。従って、従来のＥＥＰＲＯＭ内
マイコンでは電源が切れてから１秒以上マイコンに印加
する電圧を保持しなければ、データのバックアップを行
うことができない。このために必要なコンデンサ容量は
、例えばマイコンの消費電流を１０ｍＡ、電源電圧低下
許容値を０．５Ｖ（５Ｖから４．５■に低下しても動作
できの大きな容量が必要となると云う欠点がある。
この対策としてＲＡＭのうちバックアップするエリアの
データを、常にＥＥＰＲＯＭに転送しておく方法が考え
られるが、どのデータまでがＥＥＰＲＯＭに転送終了し
ているかわからないという点と、ＥＥＰＲＯＭは書換え
回数に制限（通常１万〜１０万回）があり、常に書込み
を行なう方法は現実的ではない。
データを、常にＥＥＰＲＯＭに転送しておく方法が考え
られるが、どのデータまでがＥＥＰＲＯＭに転送終了し
ているかわからないという点と、ＥＥＰＲＯＭは書換え
回数に制限（通常１万〜１０万回）があり、常に書込み
を行なう方法は現実的ではない。
本発明の目的は、電源断が発生した際のバックアップに
要する時間を短縮し、しかもＥＥＰＲＯＭの書換え回数
の制限に対して現実可能なＥＥＰＲＯＭ内蔵マイクロコ
ンピュータを提供することにある。
要する時間を短縮し、しかもＥＥＰＲＯＭの書換え回数
の制限に対して現実可能なＥＥＰＲＯＭ内蔵マイクロコ
ンピュータを提供することにある。
本発明のマイクロコンピュータは、ＥＥＰＲＯＭとＲＡ
Ｍとを同一チップ上に内蔵したマイクロコンピュータに
於て、前記ＲＡＭの所定領域のアドレスごとに対応した
フラグを有し前記ＲＡＭの前記所定領域に対し書込み動
作が行なわれた時そのアドレスに対応する前記フラグが
セット状態となるフラグレジスタと、前記セット状態と
なったフラグに応答して前記ＲＡＭの前記所定領域に書
込まれたデータを前記ＥＥＰＲＯＭに書込む手段とを有
することを特徴とする。
Ｍとを同一チップ上に内蔵したマイクロコンピュータに
於て、前記ＲＡＭの所定領域のアドレスごとに対応した
フラグを有し前記ＲＡＭの前記所定領域に対し書込み動
作が行なわれた時そのアドレスに対応する前記フラグが
セット状態となるフラグレジスタと、前記セット状態と
なったフラグに応答して前記ＲＡＭの前記所定領域に書
込まれたデータを前記ＥＥＰＲＯＭに書込む手段とを有
することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第ｌの実施例を説明するためのブｐツ
ク図である。ＣＰＵＩは同図には示されていないプログ
ラムメモリの内容に従って処理を行う。ＥＥＰＲＯＭ２
はＣＰＵＩによって内部バス４を通して書き込み、読み
出しが行われる。書込み制御回路３は、ＥＥＰＲＯＭ２
への書込み命令が実行されると、ＥＥＰＲＯＭの消去動
作を開始し、消去に必要な時間の計測を行ない、その消
去時間経過後、書込み動作を開始し、書込みに必要な時
間の計測を行ない、その書込み時間経過後、割り込みな
どによって書込みの終了をＣＰＵＩに伝える。アドレス
デコーダ５はＲＡＭ７への書込みアドレス値をデコード
する。その出力とライト信号（ＷＲ）のアンド信号を入
力とするフラグレジスタ６はＲＡＭ７のバックアップエ
リアのアドレスにそれぞれ対応するビットを有している
．従って、ＲＡＭ７に対する書込みが行なわれると、そ
の書込まれたアドレスに相当するフラグレジスタ６０ビ
ットがセットされる。フラグ６は内部バスを通じてＣＰ
Ｕ１により書込み／読出しを行なうことができる。この
ような構戊によれば、バックア，ブエリア内のデータが
書き換った時だけフラグ６の該当ビットがセットされる
。このためＥＥＰＲＯＭ書込み割込みルーテンの中でフ
ラグ６の状態をテストし、セットされているビットがあ
れば、そのビットに該当するバックアップエリアのデー
タを読み出し、ＥＥＰＲＯＭ２への書き込み命令を実行
し、フラグ６をリセットするようにプログラムすればバ
ックアップエリア内の書キ換えられたＲＡＭだけがＥＥ
ＰＲＯＭ２に常に転送されることとなり、ＥＥＰＲＯＭ
２の書換え回数の制限に対し、現実的な手段を提供する
ことができる。また、バックアップエリア内のデータの
うち、どのデータのＥＥＰＲＯＭ２への転送が完了して
いるかを確認することができるため、電源断が発生した
際にも転送が完了していないデータだけをＥＢＦＲＯＭ
２に転送すればよく、データの退避時間を大幅に削減で
きる． 第１図に於では、フラグ６の読出しは８ビ，トあるいは
１６ビットのようにＣＰＵ１が処理することのできるビ
ット長で一度に複数ビット読出せるようにした方が望ま
しい。何故ならば、フラグ６を順次ビット毎にテストし
ていくと、ＥＥＰＲＯＭ書き込み割込みルーチンの処理
が長くなって、ＣＰＵ１の処理能力を下げてしまうこと
になるからである．例えば、すべてのビットがリセット
されている時、ビット毎にテストをするのと１６ビット
毎に読み出すのでは約ｌ６倍の処理時間の差となる。
ク図である。ＣＰＵＩは同図には示されていないプログ
ラムメモリの内容に従って処理を行う。ＥＥＰＲＯＭ２
はＣＰＵＩによって内部バス４を通して書き込み、読み
出しが行われる。書込み制御回路３は、ＥＥＰＲＯＭ２
への書込み命令が実行されると、ＥＥＰＲＯＭの消去動
作を開始し、消去に必要な時間の計測を行ない、その消
去時間経過後、書込み動作を開始し、書込みに必要な時
間の計測を行ない、その書込み時間経過後、割り込みな
どによって書込みの終了をＣＰＵＩに伝える。アドレス
デコーダ５はＲＡＭ７への書込みアドレス値をデコード
する。その出力とライト信号（ＷＲ）のアンド信号を入
力とするフラグレジスタ６はＲＡＭ７のバックアップエ
リアのアドレスにそれぞれ対応するビットを有している
．従って、ＲＡＭ７に対する書込みが行なわれると、そ
の書込まれたアドレスに相当するフラグレジスタ６０ビ
ットがセットされる。フラグ６は内部バスを通じてＣＰ
Ｕ１により書込み／読出しを行なうことができる。この
ような構戊によれば、バックア，ブエリア内のデータが
書き換った時だけフラグ６の該当ビットがセットされる
。このためＥＥＰＲＯＭ書込み割込みルーテンの中でフ
ラグ６の状態をテストし、セットされているビットがあ
れば、そのビットに該当するバックアップエリアのデー
タを読み出し、ＥＥＰＲＯＭ２への書き込み命令を実行
し、フラグ６をリセットするようにプログラムすればバ
ックアップエリア内の書キ換えられたＲＡＭだけがＥＥ
ＰＲＯＭ２に常に転送されることとなり、ＥＥＰＲＯＭ
２の書換え回数の制限に対し、現実的な手段を提供する
ことができる。また、バックアップエリア内のデータの
うち、どのデータのＥＥＰＲＯＭ２への転送が完了して
いるかを確認することができるため、電源断が発生した
際にも転送が完了していないデータだけをＥＢＦＲＯＭ
２に転送すればよく、データの退避時間を大幅に削減で
きる． 第１図に於では、フラグ６の読出しは８ビ，トあるいは
１６ビットのようにＣＰＵ１が処理することのできるビ
ット長で一度に複数ビット読出せるようにした方が望ま
しい。何故ならば、フラグ６を順次ビット毎にテストし
ていくと、ＥＥＰＲＯＭ書き込み割込みルーチンの処理
が長くなって、ＣＰＵ１の処理能力を下げてしまうこと
になるからである．例えば、すべてのビットがリセット
されている時、ビット毎にテストをするのと１６ビット
毎に読み出すのでは約ｌ６倍の処理時間の差となる。
第２図は本発明の第２の実施例を説明するためのブロッ
ク図である。ＯＲゲート８はフラグ６のすべての出力の
論理和を出力する。ＡＮＤゲート９は、このＯＲゲート
８の出力と書込み制御回路３が書込み中でないことを示
す信号ＩＯとの論理積を出力し、その出力はＣＰｔＪ１
に割り込み信号として伝達される。このような構戊によ
れば、バックアップエリア内のＲＡＭのいずれかが書き
換えられることによってフラグ６のいずれかがセットさ
れており、かつＥＥＰＲＯＭ２への書込みが行なわれて
いない時に、割込み等が発生することによってＣＰＵ１
はバックアップエリアからＥＥＰＲＯＭ２へ転送すべき
データが存在することを知ることができる。第１の実施
例ではバックアップが終了しても、定期的にフラグ６の
状態をテストしなければならないが、第２の実施例では
バックアップが終了すれば、ＡＮＤゲート９の出力がア
クティブになるまでＥＥＰＲＯＭ２へのバックアップ処
理によるＣＰＵ１の処理能力ダウンを大巾に緩和するこ
とができる利点がある。
ク図である。ＯＲゲート８はフラグ６のすべての出力の
論理和を出力する。ＡＮＤゲート９は、このＯＲゲート
８の出力と書込み制御回路３が書込み中でないことを示
す信号ＩＯとの論理積を出力し、その出力はＣＰｔＪ１
に割り込み信号として伝達される。このような構戊によ
れば、バックアップエリア内のＲＡＭのいずれかが書き
換えられることによってフラグ６のいずれかがセットさ
れており、かつＥＥＰＲＯＭ２への書込みが行なわれて
いない時に、割込み等が発生することによってＣＰＵ１
はバックアップエリアからＥＥＰＲＯＭ２へ転送すべき
データが存在することを知ることができる。第１の実施
例ではバックアップが終了しても、定期的にフラグ６の
状態をテストしなければならないが、第２の実施例では
バックアップが終了すれば、ＡＮＤゲート９の出力がア
クティブになるまでＥＥＰＲＯＭ２へのバックアップ処
理によるＣＰＵ１の処理能力ダウンを大巾に緩和するこ
とができる利点がある。
以上説明したように本発明はＲＡＭＴ上のバックアップ
エリアの各アドレスに対応したフラグ６を持ち、そのフ
ラグ６が対応するＲＡＭデータが書き換えられた時セッ
トされるように構戒することにより、バックアップエリ
ア内のデータを定期的に順次ＥＥＰＲＯＭへ退避できる
ため通電中にほとんどのデータを退避できることから電
源断が発生した際の、バックアップに要する時間が短縮
され、従ってマイコンの電源電圧を保持するためのコン
デンサ容量を大幅に小さくできる効果がある。
エリアの各アドレスに対応したフラグ６を持ち、そのフ
ラグ６が対応するＲＡＭデータが書き換えられた時セッ
トされるように構戒することにより、バックアップエリ
ア内のデータを定期的に順次ＥＥＰＲＯＭへ退避できる
ため通電中にほとんどのデータを退避できることから電
源断が発生した際の、バックアップに要する時間が短縮
され、従ってマイコンの電源電圧を保持するためのコン
デンサ容量を大幅に小さくできる効果がある。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図でアル。 １・・・・・・ＣＰＵ、２・・・・・・ＥＥＰＲＯＭ，
３・・・・・・書込み制御回路、４・・・・・・内部バ
ス、５・・・・・・アドレスデコーダ、６・・・・・・
フラグ、７・・・・・・ＲＡＭ、８・・・・・・ＯＲゲ
ート、９・・・・・・ＡＮＤゲート。
ク図、第２図は本発明の第２の実施例を説明するための
ブロック図でアル。 １・・・・・・ＣＰＵ、２・・・・・・ＥＥＰＲＯＭ，
３・・・・・・書込み制御回路、４・・・・・・内部バ
ス、５・・・・・・アドレスデコーダ、６・・・・・・
フラグ、７・・・・・・ＲＡＭ、８・・・・・・ＯＲゲ
ート、９・・・・・・ＡＮＤゲート。
Claims (1)
- ＥＥＰＲＯＭとＲＡＭとを同一チップ上に内蔵したマイ
クロコンピュータに於て、前記ＲＡＭの所定領域のアド
レスごとに対応したフラグを有し前記ＲＡＭの前記所定
領域に対し書込み動作が行なわれた時そのアドレスに対
応する前記フラグがセット状態となるフラグレジスタと
、前記セット状態となったフラグに応答して前記ＲＡＭ
の前記所定領域に書込まれたデータを前記ＥＥＰＲＯＭ
に書込む手段とを有することを特徴とするＥＥＰＲＯＭ
内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193030A JPH0357049A (ja) | 1989-07-25 | 1989-07-25 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193030A JPH0357049A (ja) | 1989-07-25 | 1989-07-25 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357049A true JPH0357049A (ja) | 1991-03-12 |
Family
ID=16301000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193030A Pending JPH0357049A (ja) | 1989-07-25 | 1989-07-25 | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357049A (ja) |
-
1989
- 1989-07-25 JP JP1193030A patent/JPH0357049A/ja active Pending
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