JPH0357715B2 - - Google Patents
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- JPH0357715B2 JPH0357715B2 JP55159340A JP15934080A JPH0357715B2 JP H0357715 B2 JPH0357715 B2 JP H0357715B2 JP 55159340 A JP55159340 A JP 55159340A JP 15934080 A JP15934080 A JP 15934080A JP H0357715 B2 JPH0357715 B2 JP H0357715B2
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- JP
- Japan
- Prior art keywords
- output
- frequency
- signal
- pulse
- inverter
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Inverter Devices (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はパルス幅変調制御装置、特にインバー
タ装置の出力電圧制御手段の１つであるパルス幅
変調出力制御装置に関するものである。
タ装置の出力電圧制御手段の１つであるパルス幅
変調出力制御装置に関するものである。
［従来の技術］
従来のパルス幅変調（以下、PWMと略記す
る）制御装置は第１図に示すように、鋸歯状波信
号１０と直流電圧１２を比較して出力１４を得て
いる。
る）制御装置は第１図に示すように、鋸歯状波信
号１０と直流電圧１２を比較して出力１４を得て
いる。
そして、直流電圧１２の電圧値e1を０からｅま
で変えることにより、パルス幅変調比率ｂ／ａを
０から100％まで制御している。
で変えることにより、パルス幅変調比率ｂ／ａを
０から100％まで制御している。
［発明が解決しようとする課題］
ところがこの従来装置はアナログ式であるた
め、鋸歯状波信号１０の大きさｅおよびその周波
数、比較器のオフセツト等調整個所を多数必要と
し、また、使用温度の変化によつて特性がドリフ
トして高精度のものを得ることが困難であつた。
め、鋸歯状波信号１０の大きさｅおよびその周波
数、比較器のオフセツト等調整個所を多数必要と
し、また、使用温度の変化によつて特性がドリフ
トして高精度のものを得ることが困難であつた。
本発明は前述した従来の課題に鑑み為されたも
のであり、その目的はデイジタル式の高精度のイ
ンバータ装置のパルス幅変調出力制御装置を提供
することにある。
のであり、その目的はデイジタル式の高精度のイ
ンバータ装置のパルス幅変調出力制御装置を提供
することにある。
［課題を解決するための手段及び作用］
上記目的を達成するために、本発明は、入力パ
ルスを分周する第１の分周手段と、この第１の分
周手段の出力パルスを分周してキヤリア周波数パ
ルスを出力する第２の分周手段と、上記上記キヤ
リア周波数パルスの立上がり又は立下がりのいず
れか一方に同期した信号を出力する同期信号出力
手段と、インバータの出力周波数を設定して出力
周波数指令を出力する出力周波数設定手段と、上
記出力周波数指令の入力によりインバータの出力
周波数設定値を記憶するとともにこの出力周波数
に対応したパルス幅を設定するパルス幅変調比率
設定値を出力する固定記憶手段と、上記同期信号
出力手段からの出力信号の入力により上記第１の
分周手段の出力パルスのカウントを開始し、上記
パルス幅変調比率設定値に対応したカウンタ値に
達した時点で不作動パルスを出力するカウンタ
と、上記同期信号出力手段の出力信号によりセツ
トされるとともに上記カウンタが出力する不作動
パルスによりリセツトされて上記インバータの出
力信号を出力する記憶手段と、上記入力パルス及
び出力周波数指令の入力により出力周波数指令値
に比例したパルスを出力するレートマルチプライ
ヤと、このレートマルチプライヤの出力パルスを
上記第２の分周手段のリセツト信号として出力す
る第３の分周手段とを備えたことを特徴とする。
ルスを分周する第１の分周手段と、この第１の分
周手段の出力パルスを分周してキヤリア周波数パ
ルスを出力する第２の分周手段と、上記上記キヤ
リア周波数パルスの立上がり又は立下がりのいず
れか一方に同期した信号を出力する同期信号出力
手段と、インバータの出力周波数を設定して出力
周波数指令を出力する出力周波数設定手段と、上
記出力周波数指令の入力によりインバータの出力
周波数設定値を記憶するとともにこの出力周波数
に対応したパルス幅を設定するパルス幅変調比率
設定値を出力する固定記憶手段と、上記同期信号
出力手段からの出力信号の入力により上記第１の
分周手段の出力パルスのカウントを開始し、上記
パルス幅変調比率設定値に対応したカウンタ値に
達した時点で不作動パルスを出力するカウンタ
と、上記同期信号出力手段の出力信号によりセツ
トされるとともに上記カウンタが出力する不作動
パルスによりリセツトされて上記インバータの出
力信号を出力する記憶手段と、上記入力パルス及
び出力周波数指令の入力により出力周波数指令値
に比例したパルスを出力するレートマルチプライ
ヤと、このレートマルチプライヤの出力パルスを
上記第２の分周手段のリセツト信号として出力す
る第３の分周手段とを備えたことを特徴とする。
［実施例］
以下、図面に基づいて本発明の好適な実施例を
説明する。第２図は本発明装置のデイジタル
PWMの原理を示すブロツク図である。第２図に
おいて、水晶振動子１６を有する発振回路１８・
第１分周器２０・第２分周器２２・微分回路２
４・記憶回路２６を順次直列に接続し、上記第１
分周器２０および微分回路２４の出力端をカウン
タ２８のＣ端及びＰ端に接続し、このカウンタ２
８のＢ端を記憶回路２６のＲ端に接続した構成で
ある。
説明する。第２図は本発明装置のデイジタル
PWMの原理を示すブロツク図である。第２図に
おいて、水晶振動子１６を有する発振回路１８・
第１分周器２０・第２分周器２２・微分回路２
４・記憶回路２６を順次直列に接続し、上記第１
分周器２０および微分回路２４の出力端をカウン
タ２８のＣ端及びＰ端に接続し、このカウンタ２
８のＢ端を記憶回路２６のＲ端に接続した構成で
ある。
本発明に係るデイジタルPWMは以上の構成か
ら成り、以下第３図に示す信号波形図を参照しな
がらその作用を説明する。水晶振動子１６と発振
回路１８によつて周波数f1Hzの信号１００を作
り、この信号１００を第１分周器２０で分周（図
示例は分周比１／２）して周波数fvHzの信号１０
２を得る。次いで、この信号１０２を第２分周器
２２で分周（図示例は分周比１／12）してキヤリ
ア周波数fcHzの信号１０４を得る。微分回路２４
は上記の信号１０４の立上がりまたは立下がり
（図示例は立上がり）のいずれか一方に同期して
信号１０６を出力し、この信号１０６で記憶回路
２６をセツトする。
ら成り、以下第３図に示す信号波形図を参照しな
がらその作用を説明する。水晶振動子１６と発振
回路１８によつて周波数f1Hzの信号１００を作
り、この信号１００を第１分周器２０で分周（図
示例は分周比１／２）して周波数fvHzの信号１０
２を得る。次いで、この信号１０２を第２分周器
２２で分周（図示例は分周比１／12）してキヤリ
ア周波数fcHzの信号１０４を得る。微分回路２４
は上記の信号１０４の立上がりまたは立下がり
（図示例は立上がり）のいずれか一方に同期して
信号１０６を出力し、この信号１０６で記憶回路
２６をセツトする。
カウンタ２８は上記の信号１０４の立上がりま
たは立下がり（図示例は立上がり）に同期して、
Ｄ端に供給されたPWM比率設定値（図示例は
「４」）をプリセツトするとともに信号１０２を受
けるたびにダウンカウントして、カウンタ内容が
０に達すると信号１０８を発生し、この信号１０
８で記憶回路２６をリセツトする。
たは立下がり（図示例は立上がり）に同期して、
Ｄ端に供給されたPWM比率設定値（図示例は
「４」）をプリセツトするとともに信号１０２を受
けるたびにダウンカウントして、カウンタ内容が
０に達すると信号１０８を発生し、この信号１０
８で記憶回路２６をリセツトする。
従つて、記憶回路２６が信号１０６でセツトさ
れてから、信号１０８でリセツトされるまでの間
出力信号１１０が得られる。そこで、カウンタ２
８に対するPWM比率設定値を変えて信号１０８
の発生時期すなわち記憶回路２６のリセツト時期
を変化させ、出力信号１１０のパルス幅Ｃを変化
させてPWM比率を変えることができるものであ
る。
れてから、信号１０８でリセツトされるまでの間
出力信号１１０が得られる。そこで、カウンタ２
８に対するPWM比率設定値を変えて信号１０８
の発生時期すなわち記憶回路２６のリセツト時期
を変化させ、出力信号１１０のパルス幅Ｃを変化
させてPWM比率を変えることができるものであ
る。
上記例において、第２分周器２２の分周比を大
きくして信号１０２の周波数fvHzを信号１０４の
キヤリア周波数fcHzに比べて十分高くすることに
よつて微細にPWM制御することができる。
きくして信号１０２の周波数fvHzを信号１０４の
キヤリア周波数fcHzに比べて十分高くすることに
よつて微細にPWM制御することができる。
第４図は本発明装置をインバータに応用した実
施例のPWM制御に関する部分を示すブロツク図
で、第２図と同一部材に同一符号を付する。第４
図において、出力周波数設定器３０・レートマル
チプライヤ３２・第３分周器３４を順次直列に接
続し、その第３分周器３４の出力端を第２分周器
２２のＲ端に接続してある。不図示のクロツク信
号発生器の出力端はレートマルチプライヤ３２と
第１分周器２０のＣ端に接続してある。この第１
分周器２０のＱ端は第２分周器２２のＣ端および
カウンタ２８のＣ端に接続してある。微分回路２
４の出力端は記憶回路２６のＳ端およびカウンタ
２８のＰ端に接続してある。固定記憶装置３６は
その入力端Ａを出力周波数設定器３０の出力端
に、また出力端Ｄをカウンタ２８のＤ端に接続し
てある。
施例のPWM制御に関する部分を示すブロツク図
で、第２図と同一部材に同一符号を付する。第４
図において、出力周波数設定器３０・レートマル
チプライヤ３２・第３分周器３４を順次直列に接
続し、その第３分周器３４の出力端を第２分周器
２２のＲ端に接続してある。不図示のクロツク信
号発生器の出力端はレートマルチプライヤ３２と
第１分周器２０のＣ端に接続してある。この第１
分周器２０のＱ端は第２分周器２２のＣ端および
カウンタ２８のＣ端に接続してある。微分回路２
４の出力端は記憶回路２６のＳ端およびカウンタ
２８のＰ端に接続してある。固定記憶装置３６は
その入力端Ａを出力周波数設定器３０の出力端
に、また出力端Ｄをカウンタ２８のＤ端に接続し
てある。
本発明において、前記レートマルチプライヤ３
２は出力周波数設定器３０の出力周波数を所定倍
率で整数倍し、後述する如く、その分周信号であ
る分周器３４の出力でPWMの切換タイミング同
期信号を形成する。
２は出力周波数設定器３０の出力周波数を所定倍
率で整数倍し、後述する如く、その分周信号であ
る分周器３４の出力でPWMの切換タイミング同
期信号を形成する。
従つて、レートマルチプライヤ３２によつてイ
ンバータ出力周波数設定器３０の出力周波数を整
数倍したパルス列信号１１２で記憶装置２６の
PWM制御を同期化すれば、インバータ出力に設
定された周波数でPWM制御を行うことが可能と
なり、例えばインバータ出力周波数の１周期内を
30度或いは60度の位相角で分割し、これらの位相
角毎に変調されるパルス幅を変えることにより、
インバータ出力周波数に従つたPWMを行うこと
ができ、またこのときのPWM周波数をインバー
タ出力周波数と対応させることができる。
ンバータ出力周波数設定器３０の出力周波数を整
数倍したパルス列信号１１２で記憶装置２６の
PWM制御を同期化すれば、インバータ出力に設
定された周波数でPWM制御を行うことが可能と
なり、例えばインバータ出力周波数の１周期内を
30度或いは60度の位相角で分割し、これらの位相
角毎に変調されるパルス幅を変えることにより、
インバータ出力周波数に従つたPWMを行うこと
ができ、またこのときのPWM周波数をインバー
タ出力周波数と対応させることができる。
また、本発明において特徴的なことは、前記イ
ンバータ出力周波数設定器３０の出力が固定記憶
装置３６に供給されていることであり、この固定
記憶装置には、予め所定のＶ／Ｆパターンが、例
えばインバータ出力周波数をアドレスとし、イン
バータ出力電圧をデータとするような関係におい
て、複数のインバータ出力周波数についてそれぞ
れ記憶され、この出力電圧が変調されるパルス幅
に相当する。このため、出力周波数設定器３０か
ら出力されたインバータ出力周波数が固定記憶装
置３６に入力されると、そのアドレスに対応させ
たインバータ出力電圧、すなわちパルス幅変調比
率設定値が出力されることになる。従つて、設定
器３６の出力である比率設定値は指定されたイン
バータ出力周波数に合わせて、PWM制御された
値となり、インバータ出力周波数のパルス幅制御
が実行される。
ンバータ出力周波数設定器３０の出力が固定記憶
装置３６に供給されていることであり、この固定
記憶装置には、予め所定のＶ／Ｆパターンが、例
えばインバータ出力周波数をアドレスとし、イン
バータ出力電圧をデータとするような関係におい
て、複数のインバータ出力周波数についてそれぞ
れ記憶され、この出力電圧が変調されるパルス幅
に相当する。このため、出力周波数設定器３０か
ら出力されたインバータ出力周波数が固定記憶装
置３６に入力されると、そのアドレスに対応させ
たインバータ出力電圧、すなわちパルス幅変調比
率設定値が出力されることになる。従つて、設定
器３６の出力である比率設定値は指定されたイン
バータ出力周波数に合わせて、PWM制御された
値となり、インバータ出力周波数のパルス幅制御
が実行される。
また、本発明において、前記固定記憶装置３６
の比率設定値変化はインバータ出力周波数によつ
て変化する。
の比率設定値変化はインバータ出力周波数によつ
て変化する。
以下、上記構成からなる第４図例の作用を第５
図の信号波形図を参照しながら説明する。出力周
波数設定器３０によつて出力周波数が２進値によ
つて設定されると、レートマルチプライヤ３２を
介して第３分周器３４からインバータ出力周波数
ｆの６倍の周波数6fを持つパルス列信号１１２を
得る。従つて、実施例によれば、インバータ出力
周波数ｆの各周期を1/6或いは1/12に分割し、位
相角で60度又は30度間隔に後述するPWMのパル
ス幅を切り換えることができ、前記12回或いは６
回のPWM切換にて出力されたインバータ出力周
波数のPWM変換が行われる。クロツク信号１１
４はインバータ出力周波数に比べ十分高い周波数
のパルス列を水晶振動子等によつて得る。このク
ロツク信号１１４により第１分周器２０・第２分
周器２２を介してキヤリア周波数fcHzの信号１０
４を得、この信号１０４に基づき微分回路２４・
記憶回路２６を介してPWMされた出力信号１１
０を得ることは第２図例と同じである。
図の信号波形図を参照しながら説明する。出力周
波数設定器３０によつて出力周波数が２進値によ
つて設定されると、レートマルチプライヤ３２を
介して第３分周器３４からインバータ出力周波数
ｆの６倍の周波数6fを持つパルス列信号１１２を
得る。従つて、実施例によれば、インバータ出力
周波数ｆの各周期を1/6或いは1/12に分割し、位
相角で60度又は30度間隔に後述するPWMのパル
ス幅を切り換えることができ、前記12回或いは６
回のPWM切換にて出力されたインバータ出力周
波数のPWM変換が行われる。クロツク信号１１
４はインバータ出力周波数に比べ十分高い周波数
のパルス列を水晶振動子等によつて得る。このク
ロツク信号１１４により第１分周器２０・第２分
周器２２を介してキヤリア周波数fcHzの信号１０
４を得、この信号１０４に基づき微分回路２４・
記憶回路２６を介してPWMされた出力信号１１
０を得ることは第２図例と同じである。
本実施例では第２分周器２２が上記のパルス列
信号１１２で同期化されており、インバータ出力
信号の変化点では必ずPWMがオン状態からスタ
ートするようになつているが、本発明ではこの
PWMはオフ状態からスタートすることももちろ
ん可能である。また、インバータ出力周波数設定
器３０の出力を固定記憶装置３６のアドレス信号
とし、その固定記憶装置３６の出力信号をPWM
比率設定値としてカウンタ２８に供給している。
従つて、本発明ではインバータ出力周波数に連動
して記憶装置２６の出力信号１１０のパルス幅Ｃ
を制御することができ、そのＶ／Ｆパターンは固
定記憶装置３６の内容によつて任意であり、自由
なＶ／Ｆパターンを容易に得ることができる。
信号１１２で同期化されており、インバータ出力
信号の変化点では必ずPWMがオン状態からスタ
ートするようになつているが、本発明ではこの
PWMはオフ状態からスタートすることももちろ
ん可能である。また、インバータ出力周波数設定
器３０の出力を固定記憶装置３６のアドレス信号
とし、その固定記憶装置３６の出力信号をPWM
比率設定値としてカウンタ２８に供給している。
従つて、本発明ではインバータ出力周波数に連動
して記憶装置２６の出力信号１１０のパルス幅Ｃ
を制御することができ、そのＶ／Ｆパターンは固
定記憶装置３６の内容によつて任意であり、自由
なＶ／Ｆパターンを容易に得ることができる。
すなわち、本発明によれば、前記固定記憶装置
３６はインバータ出力周波数設定器３０のアドレ
ス信号に応じて、出力された周波数に対応した
PWM比率設定値をカウンタ２８に供給し、この
PWM比率設定値に対応したパルス幅Ｃが記憶装
置２６から出力され、前記アドレス信号は、実施
例において、前述したレートマルチプライヤ３２
及び分周器３４で定まるパルス列信号１１２と同
様にインバータ出力周波数指令に応じて変化す
る。従つて、一定の出力周波数指令がインバータ
出力周波数設定器３０から固定記憶装置３６のア
ドレス入力に与えられたとき、このアドレス入力
は固定記憶装置３６内において特定のアドレス
組、例えば前述した如くレートマルチプライヤ３
２によつて定められた出力周波数１周期の分割周
期、例えば12或いは６で１組となつたアドレスを
順次読み出し、これによつて、所定周期でパルス
幅が変化するPWM比率設定値の周期的な変化が
固定記憶装置３６から得られる。そして、前述し
たごとく、このような固定記憶装置３６から読み
出された周期的な比率設定値の変化は、前記記憶
装置２６の出力信号１１０がパルス列信号１１２
で同期化されることによつてその切換タイミング
が正確に制御される。
３６はインバータ出力周波数設定器３０のアドレ
ス信号に応じて、出力された周波数に対応した
PWM比率設定値をカウンタ２８に供給し、この
PWM比率設定値に対応したパルス幅Ｃが記憶装
置２６から出力され、前記アドレス信号は、実施
例において、前述したレートマルチプライヤ３２
及び分周器３４で定まるパルス列信号１１２と同
様にインバータ出力周波数指令に応じて変化す
る。従つて、一定の出力周波数指令がインバータ
出力周波数設定器３０から固定記憶装置３６のア
ドレス入力に与えられたとき、このアドレス入力
は固定記憶装置３６内において特定のアドレス
組、例えば前述した如くレートマルチプライヤ３
２によつて定められた出力周波数１周期の分割周
期、例えば12或いは６で１組となつたアドレスを
順次読み出し、これによつて、所定周期でパルス
幅が変化するPWM比率設定値の周期的な変化が
固定記憶装置３６から得られる。そして、前述し
たごとく、このような固定記憶装置３６から読み
出された周期的な比率設定値の変化は、前記記憶
装置２６の出力信号１１０がパルス列信号１１２
で同期化されることによつてその切換タイミング
が正確に制御される。
更に、前記Ｖ／Ｆパターンは、周知の如くモー
タなどをインバータ制御する場合、その印加電圧
Ｖと印加周波数Ｆとが一定のパターンで対応づけ
なければならず、このようなＶ／Ｆパターンを固
定記憶装置３６に記憶しておき、周波数と電圧の
両者をPWM制御されたパルス幅として制御すれ
ば、モータなどのインバータ制御が極めて有効に
作用することができる。
タなどをインバータ制御する場合、その印加電圧
Ｖと印加周波数Ｆとが一定のパターンで対応づけ
なければならず、このようなＶ／Ｆパターンを固
定記憶装置３６に記憶しておき、周波数と電圧の
両者をPWM制御されたパルス幅として制御すれ
ば、モータなどのインバータ制御が極めて有効に
作用することができる。
PWM比率設定値において、そのパルス幅Ｃが
直接的には電圧Ｖを定め、また前記レートマルチ
プライヤ３２及び分周器３４によつて定まる同期
化用のパルス列１１２の周波数及び固定記憶装置
３６内の前記一定の出力周波数指令が与えられた
ときに読み出されるアドレス組が周波数Ｆを定
め、第５図から明らかな如く、パルス列信号１１
２を６周期繰返す期間がインバータ出力周波数の
１周期となる。
直接的には電圧Ｖを定め、また前記レートマルチ
プライヤ３２及び分周器３４によつて定まる同期
化用のパルス列１１２の周波数及び固定記憶装置
３６内の前記一定の出力周波数指令が与えられた
ときに読み出されるアドレス組が周波数Ｆを定
め、第５図から明らかな如く、パルス列信号１１
２を６周期繰返す期間がインバータ出力周波数の
１周期となる。
そして、本発明のパルス列信号１１２の同期に
よつて、信号１１２の立上がり及び立下がりにて
必ず記憶装置２６の出力信号１１０がオン状態か
らスタートし、インバータ出力周波数の１周期を
12等分した各パルス列信号１１２での同期タイミ
ングから出力信号１１０のパルス幅が順次変更さ
れ、12周期を経てインバータ出力周波数の１周期
のパルス幅変調が行われる。
よつて、信号１１２の立上がり及び立下がりにて
必ず記憶装置２６の出力信号１１０がオン状態か
らスタートし、インバータ出力周波数の１周期を
12等分した各パルス列信号１１２での同期タイミ
ングから出力信号１１０のパルス幅が順次変更さ
れ、12周期を経てインバータ出力周波数の１周期
のパルス幅変調が行われる。
ところが、本発明によると、キヤリア周波数の
信号１０４は周波数6fのパルス列信号１１２によ
つて強制的に同期制御されるため第５図に示すよ
うになる。従つて、PWM制御された出力信号１
１０は第５図に示すようになり、第２図例の如く
キヤリア周期１周期内を目的の比率にPWMする
場合の出力信号１１０′に比べ下記のように誤差
を生じる。すなわち、第５図では出力信号１１
０′はｃ／ａとなり、出力信号１１０は （ｃ×２）／（ａ＋ａ−ｂ）＝2c／（2a−ｂ） となる。
信号１０４は周波数6fのパルス列信号１１２によ
つて強制的に同期制御されるため第５図に示すよ
うになる。従つて、PWM制御された出力信号１
１０は第５図に示すようになり、第２図例の如く
キヤリア周期１周期内を目的の比率にPWMする
場合の出力信号１１０′に比べ下記のように誤差
を生じる。すなわち、第５図では出力信号１１
０′はｃ／ａとなり、出力信号１１０は （ｃ×２）／（ａ＋ａ−ｂ）＝2c／（2a−ｂ） となる。
しかし、本実施例においてもキヤリア周波数fc
が周波数6fの整数倍になつたときｂ＝０となり誤
差は０となる。また、インバータ出力周波数ｆ、
キヤリア周波数fcが決定すればｂの値は計算で求
まるため、第５図に示す出力信号１１０″の如く
2c′／（ａ＋ａ−ｂ）＝ｃ／ａとなるようにc′の値
を計算し、予め固定記憶装置３６の内容を修正し
ておくことによつて非整数倍時においても誤差を
なくすることができるものである。
が周波数6fの整数倍になつたときｂ＝０となり誤
差は０となる。また、インバータ出力周波数ｆ、
キヤリア周波数fcが決定すればｂの値は計算で求
まるため、第５図に示す出力信号１１０″の如く
2c′／（ａ＋ａ−ｂ）＝ｃ／ａとなるようにc′の値
を計算し、予め固定記憶装置３６の内容を修正し
ておくことによつて非整数倍時においても誤差を
なくすることができるものである。
すなわち、前記ｂ値とは、インバータ出力周波
数ｆの整数倍周期で同期化を考えた場合、キヤリ
ア周波数fcがインバータ出力周波数ｆの整数倍を
保つために不足する期間を示している。
数ｆの整数倍周期で同期化を考えた場合、キヤリ
ア周波数fcがインバータ出力周波数ｆの整数倍を
保つために不足する期間を示している。
第５図により、このｂ値を説明すると、６倍周
期で同期化されているため、 1/6ｆ＝ｎ×１／fc＋ｒ＝ｎ×ａ＋ｒ ここで、ｎはキヤリア周波数fcの同期化時にお
ける整数除数値を示し、またｒはこのときの余り
を示し、第５図のｎ＝１の場合には図示した幅値
がｒを示す。
期で同期化されているため、 1/6ｆ＝ｎ×１／fc＋ｒ＝ｎ×ａ＋ｒ ここで、ｎはキヤリア周波数fcの同期化時にお
ける整数除数値を示し、またｒはこのときの余り
を示し、第５図のｎ＝１の場合には図示した幅値
がｒを示す。
従つて、
ｂ＝ａ−ｒ
にて求めることができる。
従つて、本発明において、前記ｂ値はインバー
タ出力周波数ｆとキヤリア周波数fcとから定まる
ことが理解される。
タ出力周波数ｆとキヤリア周波数fcとから定まる
ことが理解される。
従つて、前述した原理から、固定記憶装置３６
のパルス幅比率設定値を修正するためには、以下
のような演算を行えばよいことが理解される。
のパルス幅比率設定値を修正するためには、以下
のような演算を行えばよいことが理解される。
前述したように、ｂ値が０でない場合、インバ
ータ出力の平均電圧は所定の変調率ｃ／ａ値で示
される平均値より必ず高めとなるので、結果的に
インバータの出力電圧が高くなり好ましくない。
この出力電圧の上昇を抑制して所望の平均電圧と
することが前記誤差修正の目的である。
ータ出力の平均電圧は所定の変調率ｃ／ａ値で示
される平均値より必ず高めとなるので、結果的に
インバータの出力電圧が高くなり好ましくない。
この出力電圧の上昇を抑制して所望の平均電圧と
することが前記誤差修正の目的である。
まず、誤差分を求めるため、第５図の例にて説
明する。
明する。
前記不足期間ｂは１１０′信号が「Ｌ」の期間
である。従つて、１１０′信号において、1/6ｆ期
間内の平均電圧は 2c／（ａ＋ａ−ｂ）［＞ｃ／ａ］ で示される。
である。従つて、１１０′信号において、1/6ｆ期
間内の平均電圧は 2c／（ａ＋ａ−ｂ）［＞ｃ／ａ］ で示される。
この状態において、所定の平均電圧を求めるた
めには、PWM信号のオン期間ｃを小さくする必
要がある。
めには、PWM信号のオン期間ｃを小さくする必
要がある。
2c′／（ａ＋ａ−ｂ）＝ｃ／ａ
従つて、
2c′＝ｃ（2a−ｂ）／ａ
c′＝（2a−ｂ）×ｃ／2a＝ｃ−ｂ×ｃ／2a
となり、上記c′の式で示されるように、所定値ｃ
からｂ×ｃ／2aを減ずれば、1/6ｆ周期内の平均
電圧が所定値となることが理解される。
からｂ×ｃ／2aを減ずれば、1/6ｆ周期内の平均
電圧が所定値となることが理解される。
従つて、固定記憶装置３６の内容はｃではな
く、前記修正されたc′を予め記憶することによつ
て必ず修正された平均電圧を得ることが可能とな
る。
く、前記修正されたc′を予め記憶することによつ
て必ず修正された平均電圧を得ることが可能とな
る。
［発明の効果］
以上の如く、本発明装置はデイジタル式に
PWMを制御するものであるから、アナログ式に
制御する従来装置の如き多数個所を調整するよう
な面倒が全くない。また、デイジタル式であるか
ら温度変化の影響も受にくくPWMを高精度に行
うことできる等の効果がある。
PWMを制御するものであるから、アナログ式に
制御する従来装置の如き多数個所を調整するよう
な面倒が全くない。また、デイジタル式であるか
ら温度変化の影響も受にくくPWMを高精度に行
うことできる等の効果がある。
第１図は従来のパルス幅変調制御装置の原理説
明図、第２図は本発明パルス幅変調出力制御装置
の原理的なデイジタル変調回路を示すブロツク
図、第３図は第２図の各部の信号波形図、第４図
は本発明に係るインバータ装置のパルス幅変調出
力制御装置の好適な実施例を示すブロツク図、第
５図は第４図各部の信号波形図である。 各図中同一部材には同一符号を付し、１６は水
晶振動子、１８は発振回路、２０は第１分周器、
２２は第２分周器、２４は微分回路、２６は記憶
回路、２８はカウンタ、３０は出力周波数設定
器、３２はレートマルチプライヤ、３４は第３分
周器、３６は固定記憶装置。
明図、第２図は本発明パルス幅変調出力制御装置
の原理的なデイジタル変調回路を示すブロツク
図、第３図は第２図の各部の信号波形図、第４図
は本発明に係るインバータ装置のパルス幅変調出
力制御装置の好適な実施例を示すブロツク図、第
５図は第４図各部の信号波形図である。 各図中同一部材には同一符号を付し、１６は水
晶振動子、１８は発振回路、２０は第１分周器、
２２は第２分周器、２４は微分回路、２６は記憶
回路、２８はカウンタ、３０は出力周波数設定
器、３２はレートマルチプライヤ、３４は第３分
周器、３６は固定記憶装置。
Claims (1)
- １ 入力パルスを分周する第１の分周手段と、こ
の第１の分周手段の出力パルスを分周してキヤリ
ア周波数パルスを出力する第２の分周手段と、上
記キヤリア周波数パルスの立上がり又は立下がり
のいずれか一方に同期した信号を出力する同期信
号出力手段と、インバータの出力周波数を設定し
て出力周波数指令を出力する出力周波数設定手段
と、上記出力周波数指令の入力によりインバータ
の出力周波数設定値を記憶するとともにこの出力
周波数に対応したパルス幅を設定するパルス幅変
調比率設定値を出力する固定記憶手段と、上記同
期信号出力手段からの出力信号の入力により上記
第１の分周手段の出力パルスのカウントを開始
し、上記パルス幅変調比率設定値に対応したカウ
ンタ値に達した時点で不作動パルスを出力するカ
ウンタと、上記同期信号出力手段の出力信号によ
りセツトされるとともに上記カウンタが出力する
不作動パルスによりリセツトされて上記インバー
タの出力信号を出力する記憶手段と、上記入力パ
ルス及び出力周波数指令の入力により出力周波数
指令値に比例したパルスを出力するレートマルチ
プライヤと、このレートマルチプライヤの出力パ
ルスを上記第２の分周手段のリセツト信号として
出力する第３の分周手段とを備えたことを特徴と
するインバータ装置のパルス幅変調出力制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159340A JPS5783923A (en) | 1980-11-12 | 1980-11-12 | Controller for pulse width modulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55159340A JPS5783923A (en) | 1980-11-12 | 1980-11-12 | Controller for pulse width modulation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5783923A JPS5783923A (en) | 1982-05-26 |
| JPH0357715B2 true JPH0357715B2 (ja) | 1991-09-03 |
Family
ID=15691688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55159340A Granted JPS5783923A (en) | 1980-11-12 | 1980-11-12 | Controller for pulse width modulation |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5783923A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728737Y2 (ja) * | 1988-06-07 | 1995-06-28 | 本田技研工業株式会社 | パルス幅変調器 |
| JP5487721B2 (ja) * | 2009-05-20 | 2014-05-07 | トヨタ自動車株式会社 | パルス密度変復調回路及び該変復調回路を用いたインバータ制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040267A (ja) * | 1973-08-16 | 1975-04-12 |
-
1980
- 1980-11-12 JP JP55159340A patent/JPS5783923A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5783923A (en) | 1982-05-26 |
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