JPH0358030A - 薄膜トランジスタアレーの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はゲート電極及びゲートラインをマスクにして、
基板裏面より露光を行い、バンシベーションパターン又
は半導体膜を形成する薄膜トランジスタ（ＴＰＴ）アレ
ーの製造方法に関するものである。

（ロ）従来の技術 製造工程数の削減により製品の歩留りを向上させるため
、背面露光を用いた自己整合法がＴＰＴの製造法におい
て多用されるようになってきた。

例えば、裏面露光によＱ　Ｔ　Ｆ　Ｔのみに感光性の遮
光樹脂を残す方法（特開昭６３−２３７０３３号公報）
や、背面露光に続いてフォトレジスト側から全面露光す
ることにより、露光時間を短縮して半導体膜上に保護絶
縁膜パターンを残す方法（特開昭６３−３０５５６３号
公報）や、ゲート電極をマスクどして絶縁性基板側から
露光してゲ−ト電極の形に，絶縁膜を残し、半導体膜に
不純物を導入する方法（特開昭６３−１５８８７５号公
報）な．どがある。

第４図に従来の製造方法で構戊されたＴＰＴの透視平面
図を示す。

第４図のゲートライン上で基板を切断し、ソース電極側
を除去した斜視図を第２図に示す。

第２図において、基板（１）からの裏面露光により、ゲ
ートライン（４）の形状に半導体暎（６）が残り、隣接
したドレイン電極（９）が半導体１１１！（６）を介在
して、接続されていることがわかる。

（ハ）発明が解決しようとする課題 その結果隣接するドレイン電極（９）同士が電気的に接
続させドレインードレイン間ショートが発生し、パネル
の表示特性が悪くなる欠点があった。

一方、ショートをなくするためには、ＴＰＴの製造工程
において、切断場所を指定するもう１枚の新たなマスク
を要し、製造工程が増加し、製造・コストがかかる短所
があった。

本発明はＴＦＴ間のショートをなくし、ショートの切断
工程をなくすることを目的とする。

（二）課題を解決するための手段 本発明は透明絶縁基板上に１本以上のゲートラインと複
数本のドレインラインとが交差し、各交差点に画素電極
またはソース電極を結合したＴＰＴを構處してなるＴＰ
Ｔアレーの製造方法において、上記分離した複数の非道
光性ゲート電極下に画素電極と同時に形成される透光性
接続用電極を一部積層してゲートラインを構成する工程
を含むか、若しくは分離した複数の非透光性ゲート′！
Ｉｔ極上にソース電極と同時に形威される接続用電極を
一部積層してゲートラインを構處する工程を含むことを
特徴とする。

（ホ）作用 非透光性の第１の島状領域がＩＴＰＴに対し、１個以上
に分割されているので、第１の島状領域上に形戊される
半導体膜は各ＴＰＴごとに分離し、隣接するＴＦＴ間で
ショートが発生することかない。

（へ）実施例 以下、実施例に基づき、本発明を詳述する。

（実施例１） 第３図に本発明の製造方法で形成されたＴＰＴアレーの
第１の実施例の透視平面図を示す。

？！ｓ３図に示すように、透明絶縁性の基板（１）上に
透光性のＩＴＯよｊ）なる画素電極（２）及び接続用電
極（１２）があり、接続用電極（ｌ２）上に非透光性の
ゲート電極（３）が積層し、ゲートラインを形成してい
る。

ゲート電極（３）はＡｕ−Ｃｒ，Ｃｒ，Ｔａなどの＊属
で溝或されている。

第３図のゲートラインで基板を切断し、ソース電極側を
除去した本発明による第１の実施例のＴＰＴアレーの斜
視図を第１図に示す。

第１図において、上に非透光性のゲート電極（３）のな
い接続用電極（ｌ２）上の半導体膜（６）及びバッシベ
ーション電極ｌｌ（７）は除去され、隣接するＴＰＴに
ショートが生じない構造になっている。

接続用電極を始めに設置する本発明の第１の実施例のＴ
ＰＴアレーの製造工程を第５図に示す平面図で詳述する
。

第５図（ａ）において、透明な基板（１）上に透光性の
ＩＴＯよりなる画業電極（２）及び接続用電極（ｌ２）
を設ける。

続いて、一部が接続用電極（１２）に重畳するように非
透光性のＣｒよりなるゲートｔ極（３）を基板（１）に
被着する。

すると第１図（ｂ）に示すようにゲートライン（４）は
非透光性のゲート電極（３）と透光性の接続用電極（１
２）とから構成される。

次に、連続してＳｉＮｘからなるゲート絶縁膜、ａ−Ｓ
ｉからなる半導体膜、ＳｉＮｘからなるパッシベーショ
ン膜を基板上に積層し、ボジｌ／ジスト塗布後、基板の
裏面から露光して現像、エッチングを行い、パッシベー
ションのパターンを形成する。

エッチング後、レジストを剥離した基板の平面図を第５
図（ｃ）に示す。

オーバーエッチングなどの手段により、バッシベーショ
ン嘆（７）のパターンはゲート′ＷＩ．極（３）より小
さなパターンで形成される。

そして、不純物半導体膜で基板全面を覆い、半導体嘆（
６）及び不純物半導体膜（８）がバッシベーションＩＩ
ＩＥ（７）を跨ぐようにエッチングする。

次にゲート！ａ＃［（５）の一部をエッチングして、コ
ンタクトホール（１ｌ）を画！電極とソース電極ヒの間
のコンタクトのために形成すると第５図（ｄ）の如くに
なる。

さらに全面に，ｌからなる４１ｔ属膜を彼着させた後、
ソース、ドレイン電極相当部を残して金属膜をエッチン
グすると第５図（ｅ）のようになる。

最後にドレイン電極（９）とンースｔ極（１０）との間
を短絡させている不純物半導体膜（８）をエッチングし
て除去してＴＰＴを完戊させる。

（実施例２） 本発明の製造方法の第２の実施例として接続用電極を後
で形戊したＴＰＴアレーの透視平面図を？４６図に示す
。

第６図において、ゲートｔ４極（３）はＡｕ−Ｃｒ，Ｔ
ａなどの非透光性の金属よりなり、画素電極（２〉とソ
ース電極（１　０）間のコンタクトホール（１ｌ）形處
時に同時に形成されるゲート電極（３）と接続用ＩＩｆ
！ｉ（１２）の間のコンタクトホール（１１）によって
、接続用１ｔ極（１２）と電気的に接続される。

また、接続用電極（１２）はドレイン電極（９）とソー
ス電極（１０）と同時に形成され、接続用電極（１２）
の一部がゲート電ｔｆｉ（３）上に重なるように製造さ
れる。

第７図に第６図の要部断面図を示す。

第７図において、基板（１）上の非透光性のゲート電極
（３）上に裏面露光により残るゲート絶縁膜（５）、半
導体膜（６）及びパッシベーションＩＩＩ（７）の一部
は除去されてコンタクトホール（１１）を形威し、この
コンタクトホール（１ｌ）を利用してゲート電極（３）
と接続用電極（ｌ２）との電気的な接続をしている。

第６、７図のゲートライン形成のためのＩＴＰＴあたり
の新たに設けられるコンタクトホール数は２個であるが
、このコンタクトホール形成は多層膜の応力を緩和する
ので膜のクラック及び剥離の発生を抑制し、ＴＰＴの特
性を安定化させる。

本発明の第１の実施例においては裏面からの露光により
パッシベーション膜のパターンを形處する例を上げたが
、裏面からの露光により半導体膜又は、半導体嘆及び不
純物半導体膜又は、バッシベーション膜及び半導体膜の
パターン形戊に応用することも可能である。

（ト）発明の効果 本発明の製造方法によれば、工程数を増やす事なく最小
の工程数でＴＰＴのショートをなくすることができる。

【図面の簡単な説明】

第１図はソース電極側を除去した本発明の製造方法によ
り製造された第１の実施例のＴＰＴアレ−の斜視図、第
２図はソース電極側を除去した従来の製造方法によるＴ
ＰＴアレーの斜視図、第３図は本発明の製造方法により
製造された第ｌの実施例のＴＰＴアレーの透視平面図、
第４図は従来の製造方法によるＴＰＴアレーの透視平面
図、第５図は本発明の第１の実施例のＴＰＴアレーの製
造工程図、１６図は本発明の製造方法により製造された
第２の実施例のＴＰＴアレーの透視平面図、第７図は本
発明の製造方法により製造された第２の実施例の要部断
面図である。 ｌ・・・基板、２・・・画ｘｉ極、３・・・ゲートｔ極
、４・・・ゲートライン、５・・・ゲート絶縁膜、６・
・・半導体膜、７・・・パッシベーション膜、８・・・
不純物半導体膜、９・・・ドレイン電極、１０・・・ソ
ース′＋４！１ｉＡ、１１・・・コンタクトホール、ｌ
２・・・接続用電極。

Claims (2)

【特許請求の範囲】
1. （１）透明絶縁性基板上に１本以上のゲートラインと複
   数本のドレインラインが交差し、各交差点に画素電極を
   結合した薄膜トランジスタを構成してなる薄膜トランジ
   スタアレーの製造方法において、上記ゲートラインは分
   離した複数の非透光性ゲート電極と、画素電極と同時に
   形成される透光性接続用電極からなり、該接続用電極の
   一部がゲート電極の下に重畳したことを特徴とする薄膜
   トランジスタアレーの製造方法。
2. （２）透明絶縁基板上に１本以上のゲートラインと複数
   本のドレインラインが交差し、各交点に画素電極を結合
   した薄膜トランジスタを構成してなる薄膜トランジスタ
   アレーの製造方法において、上記ゲートラインは分離し
   た複数の非透光性ゲート電極と、画素電極と同時に形成
   される透光性接続用電極からなり、該接続用電極の一部
   がゲート電極の上に重畳したことを特徴とする薄膜トラ
   ンジスタアレーの製造方法。