JPH03232019A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03232019A JPH03232019A JP2886390A JP2886390A JPH03232019A JP H03232019 A JPH03232019 A JP H03232019A JP 2886390 A JP2886390 A JP 2886390A JP 2886390 A JP2886390 A JP 2886390A JP H03232019 A JPH03232019 A JP H03232019A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- jump
- storage unit
- microinstruction register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関する。
従来、この種の情報処理装置のプロセッサは、ジャンプ
命令を実行する場合、命令実行時にジャンプ条件が成立
すると、ジャンプアドレスを演算し、その結果をアドレ
スバスに出力して次の命令を記憶部より取出していた。
命令を実行する場合、命令実行時にジャンプ条件が成立
すると、ジャンプアドレスを演算し、その結果をアドレ
スバスに出力して次の命令を記憶部より取出していた。
上述した従来の情報処理装置は、ジャンプ命令を単独の
命令として行っていたので、命令の実行サイクルか行っ
ていたので、命令の実行サイクルが遅くなるという問題
点があった。
命令として行っていたので、命令の実行サイクルか行っ
ていたので、命令の実行サイクルが遅くなるという問題
点があった。
本発明の情報処理装置は、内部にプロセッサ及び前記プ
ロセッサの動作を指示するプログラムを格納する記憶部
を有し、前記プロセッサが前記記憶部よりプログラムを
読出しその指示に従って動作すると同時に、次のプログ
ラムの格納されているアドレスを出力し、前記記憶部よ
り前記アドレスの内容を読出す情報処理装置において、
（Ａ）実行すべき命令を格納する第１のマイクロ命令レ
ジスタ、 （Ｂ）実行すべき命令が格納されていた前記記憶部の次
のアドレスに格納されている命令を格納する第２のマイ
クロ命令レジスタ、 （Ｃ）前記第２のマイクロ命令レジスタの命令が無条件
ジャンプ命令か又は条件ジャンプ命令かを判断するジャ
ンプ命令判断デコーダ、＜Ｄ）前記ジャンプ命令判断デ
コーダにより前記第２のマイクロ命令レジスタの命令が
無条件ジャンプ命令と判断された場合、ジャンプ先のア
ドレスを前記記憶部へ出力する第１のアドレス回路、 （Ｅ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャン１命令と判断
された場合１．その条件ジャンプ命令が成立した場合の
ジャンプ先のアドレスを格納するアドレスレジスタ、 （Ｆ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャンプ命令と判断
された場合、その条件ジャンプ命令が成立した場合のジ
ャンプ先のアドレスを演算するアドレス演算回路、 （Ｇ）前記条件ジャンプ命令の条件を記憶する条件記憶
部、 （Ｈ）前記条件記憶部の入力又は出力のいずれかが条件
を満たしたとき、前記条件記憶部のアドレスへ前記アド
レス演算回路の出力値を出力する第２のアドレス回路、 を備えている。
ロセッサの動作を指示するプログラムを格納する記憶部
を有し、前記プロセッサが前記記憶部よりプログラムを
読出しその指示に従って動作すると同時に、次のプログ
ラムの格納されているアドレスを出力し、前記記憶部よ
り前記アドレスの内容を読出す情報処理装置において、
（Ａ）実行すべき命令を格納する第１のマイクロ命令レ
ジスタ、 （Ｂ）実行すべき命令が格納されていた前記記憶部の次
のアドレスに格納されている命令を格納する第２のマイ
クロ命令レジスタ、 （Ｃ）前記第２のマイクロ命令レジスタの命令が無条件
ジャンプ命令か又は条件ジャンプ命令かを判断するジャ
ンプ命令判断デコーダ、＜Ｄ）前記ジャンプ命令判断デ
コーダにより前記第２のマイクロ命令レジスタの命令が
無条件ジャンプ命令と判断された場合、ジャンプ先のア
ドレスを前記記憶部へ出力する第１のアドレス回路、 （Ｅ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャン１命令と判断
された場合１．その条件ジャンプ命令が成立した場合の
ジャンプ先のアドレスを格納するアドレスレジスタ、 （Ｆ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャンプ命令と判断
された場合、その条件ジャンプ命令が成立した場合のジ
ャンプ先のアドレスを演算するアドレス演算回路、 （Ｇ）前記条件ジャンプ命令の条件を記憶する条件記憶
部、 （Ｈ）前記条件記憶部の入力又は出力のいずれかが条件
を満たしたとき、前記条件記憶部のアドレスへ前記アド
レス演算回路の出力値を出力する第２のアドレス回路、 を備えている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す情報処理装置は、プログラムを格納するマ
イクロ命令記憶部（記憶部）５、実行すべき命令を格納
する第１のマイクロ命令レジスタ１、実行すべき命令が
格納されていたマイクロ命令記憶部の次のアドレスに格
納されている命令を格納する第２のマイクロ命令レジス
タ２、命令デコーダ３、第２のマイクロ命令レジスタの
命令が無条件ジャンプ命令か又は条件ジャンプ命令かを
判断するジャンプ命令判断デコーダ４、ジャンプアドレ
スを格納するアドレスレジスタ７、ジャンプアドレスを
演算するための第１のアドレス演算回路（アドレス演算
回路）８、次のアドレスを演算するための第２のアドレ
ス演算回路９、ジャンプ命令判断デコーダにより第２の
マイクロ命令レジスタの命令が無条件ジャンプ命令と判
断された場合、ジャンプ先のアドレスを記憶部へ出力す
る第１のアドレス回路１２、条件記憶部１４の入力又は
出力のいずれかが条件を満たしなとき、条件記憶部１４
のアドレスへアドレス演算回路の出力値を出力する第２
のアドレス回路１３、条件ジャンプ命令の条件を記憶す
る条件記憶部１４がら構成されている。
イクロ命令記憶部（記憶部）５、実行すべき命令を格納
する第１のマイクロ命令レジスタ１、実行すべき命令が
格納されていたマイクロ命令記憶部の次のアドレスに格
納されている命令を格納する第２のマイクロ命令レジス
タ２、命令デコーダ３、第２のマイクロ命令レジスタの
命令が無条件ジャンプ命令か又は条件ジャンプ命令かを
判断するジャンプ命令判断デコーダ４、ジャンプアドレ
スを格納するアドレスレジスタ７、ジャンプアドレスを
演算するための第１のアドレス演算回路（アドレス演算
回路）８、次のアドレスを演算するための第２のアドレ
ス演算回路９、ジャンプ命令判断デコーダにより第２の
マイクロ命令レジスタの命令が無条件ジャンプ命令と判
断された場合、ジャンプ先のアドレスを記憶部へ出力す
る第１のアドレス回路１２、条件記憶部１４の入力又は
出力のいずれかが条件を満たしなとき、条件記憶部１４
のアドレスへアドレス演算回路の出力値を出力する第２
のアドレス回路１３、条件ジャンプ命令の条件を記憶す
る条件記憶部１４がら構成されている。
次に、動作を説明する。
プロセッサは、第２図に示すように、記憶部の立ち上が
りにより一つのプログラム命令を実行すると、その命令
に従って次の命令をフェッチしてくるためのアドレスを
第１のアドレス線１ｏより出力する。出力されたアドレ
スにより、マイクロ命令記憶部５より次のプログラム命
令を読出し、次のクロックの立ち上がりで実行を開始し
、それらを繰返す。以上の動作は、従来通りである。
りにより一つのプログラム命令を実行すると、その命令
に従って次の命令をフェッチしてくるためのアドレスを
第１のアドレス線１ｏより出力する。出力されたアドレ
スにより、マイクロ命令記憶部５より次のプログラム命
令を読出し、次のクロックの立ち上がりで実行を開始し
、それらを繰返す。以上の動作は、従来通りである。
ここで、マイクロ命令記憶部５は、例えば、デュアルポ
ートメモリで構成されていて、第１のアドレス線１０に
は、実行する命令のアドレス値が出力される。同時に、
第２のアドレス線１１には第１のアドレス線１０の次の
アドレス値が出力される。それぞれのアドレスの出力デ
ータは、それぞれ第１のマイクロ命令レジスタ１及び第
２のマイクロ命令レジスタ２に出力され、クロックの立
ち上がりで格納される。第１のマイクロ命令レジスタ１
に格納された命令は、命令デコーダ３によりデコードさ
れ命令が実行される。
ートメモリで構成されていて、第１のアドレス線１０に
は、実行する命令のアドレス値が出力される。同時に、
第２のアドレス線１１には第１のアドレス線１０の次の
アドレス値が出力される。それぞれのアドレスの出力デ
ータは、それぞれ第１のマイクロ命令レジスタ１及び第
２のマイクロ命令レジスタ２に出力され、クロックの立
ち上がりで格納される。第１のマイクロ命令レジスタ１
に格納された命令は、命令デコーダ３によりデコードさ
れ命令が実行される。
第２のマイクロ命令レジスタ２に格納された命令は、第
１のマイクロ命令レジスタ１に格納された命令がジャン
プ命令であるか、又は、第２のマイクロ命令レジスタ２
に格納された命令が無条件ジャンプ命令である場合を除
き、次に実行すべき命令である。
１のマイクロ命令レジスタ１に格納された命令がジャン
プ命令であるか、又は、第２のマイクロ命令レジスタ２
に格納された命令が無条件ジャンプ命令である場合を除
き、次に実行すべき命令である。
ここで、第２のマイクロ命令レジスタ２に格納された命
令が条件ジャンプ命令であると、ジャンプ命令判断デコ
ーダ４によりデコードされ、第１のアドレス演算回路８
により、上記ジャンプ命令のジャンプ条件が成立した場
合のジャンプアドレスが演算され、アドレスレジスタ７
に格納される。そして、ジャンプ条件を記憶する記憶部
１４の入力か又は出力のいずれかがジャンプ条件を満た
せば、第１のアドレス演算回路８の出力を第２のアドレ
ス回路１３により第１のアドレス線１０に送出すると同
時に、第１のマイクロ命令レジスタ１に格納された命令
を実行する。
令が条件ジャンプ命令であると、ジャンプ命令判断デコ
ーダ４によりデコードされ、第１のアドレス演算回路８
により、上記ジャンプ命令のジャンプ条件が成立した場
合のジャンプアドレスが演算され、アドレスレジスタ７
に格納される。そして、ジャンプ条件を記憶する記憶部
１４の入力か又は出力のいずれかがジャンプ条件を満た
せば、第１のアドレス演算回路８の出力を第２のアドレ
ス回路１３により第１のアドレス線１０に送出すると同
時に、第１のマイクロ命令レジスタ１に格納された命令
を実行する。
次に、第２のマイクロ命令レジスタ２に格納された命令
が無条件ジャンプ命令であると、ジャンプ命令判断デコ
ーダ３によりデコードされ、さらに、第２のアドレス演
算回路９によりジャンプアドレスが演算され、第１のア
ドレス回路１２を通して第１のアドレス線１０に送出さ
れると同時に、第２のマイクロ命令レジスタ２に格納さ
れた命令を実行する。
が無条件ジャンプ命令であると、ジャンプ命令判断デコ
ーダ３によりデコードされ、さらに、第２のアドレス演
算回路９によりジャンプアドレスが演算され、第１のア
ドレス回路１２を通して第１のアドレス線１０に送出さ
れると同時に、第２のマイクロ命令レジスタ２に格納さ
れた命令を実行する。
以上説明したように、本発明は、実行すべき命令を格納
する第１のマイクロ命令レジスタと、実行すべき命令が
格納されている記憶部の次のアドレスに格納されている
命令を格納する第２のマイクロ命令レジスタと、第２の
マイクロ命令レジスタの命令が無条件ジャンプ又は条件
ジャンプ命令を判断するジャンプ命令判断デコーダと、
ジャンプ命令判断デコーダにより無条件ジャンプと判断
された場合、ジャンプ先のアドレスを記憶部へ出力する
第１のアドレス回路と、条件ジャンプ命令と判断された
場合、そのジャンプ命令が成立した場合のジャンプ先の
アドレスを演算するアドレス演算回路、条件ジャンプの
条件を記憶する条件記憶部と、この条件記憶部の入力又
は出力のどちらかが条件を満たすとき、記憶部アドレス
へアドレス演算回路の出力値を出力する第２のアドレス
回路とを有することにより、高速のプロセッサにするこ
とができるという効果を有する。
する第１のマイクロ命令レジスタと、実行すべき命令が
格納されている記憶部の次のアドレスに格納されている
命令を格納する第２のマイクロ命令レジスタと、第２の
マイクロ命令レジスタの命令が無条件ジャンプ又は条件
ジャンプ命令を判断するジャンプ命令判断デコーダと、
ジャンプ命令判断デコーダにより無条件ジャンプと判断
された場合、ジャンプ先のアドレスを記憶部へ出力する
第１のアドレス回路と、条件ジャンプ命令と判断された
場合、そのジャンプ命令が成立した場合のジャンプ先の
アドレスを演算するアドレス演算回路、条件ジャンプの
条件を記憶する条件記憶部と、この条件記憶部の入力又
は出力のどちらかが条件を満たすとき、記憶部アドレス
へアドレス演算回路の出力値を出力する第２のアドレス
回路とを有することにより、高速のプロセッサにするこ
とができるという効果を有する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の情報処理装置の各部のタイミングを示す図である。 ｌ・・・・・−第１のマイクロ命令レジスタ、２・・・
・・・第２のマイクロ命令レジスタ、３−・・・・・命
令デコーダ、４・・・・・・ジャンプ命令判断デコーダ
、５・・・・・・マイクロ命令記憶部、７・・・・・・
アドレスレジスタ、８・・・・・・第１のアドレス演算
回路、９・・・・・・第２のアドレス演算回路、１０・
・・・・・第１のアドレス線、１１・・・・・・第２の
アドレス線、１２・・・・・・第１のアドレス回路、 １ ３・・・・・・第２のアドレス回路、 ４・・・・・・条 件記憶部。
図の情報処理装置の各部のタイミングを示す図である。 ｌ・・・・・−第１のマイクロ命令レジスタ、２・・・
・・・第２のマイクロ命令レジスタ、３−・・・・・命
令デコーダ、４・・・・・・ジャンプ命令判断デコーダ
、５・・・・・・マイクロ命令記憶部、７・・・・・・
アドレスレジスタ、８・・・・・・第１のアドレス演算
回路、９・・・・・・第２のアドレス演算回路、１０・
・・・・・第１のアドレス線、１１・・・・・・第２の
アドレス線、１２・・・・・・第１のアドレス回路、 １ ３・・・・・・第２のアドレス回路、 ４・・・・・・条 件記憶部。
Claims (1)
- 【特許請求の範囲】 内部にプロセッサ及び前記プロセッサの動作を指示する
プログラムを格納する記憶部を有し、前記プロセッサが
前記記憶部よりプログラムを読出しその指示に従つて動
作すると同時に、次のプログラムの格納されているアド
レスを出力し、前記記憶部より前記アドレスの内容を読
出す情報処理装置において、 （Ａ）実行すべき命令を格納する第１のマイクロ命令レ
ジスタ、 （Ｂ）実行すべき命令が格納されていた前記記憶部の次
のアドレスに格納されている命令を格納する第２のマイ
クロ命令レジスタ、 （Ｃ）前記第２のマイクロ命令レジスタの命令が無条件
ジャンプ命令か又は条件ジャンプ命令かを判断するジャ
ンプ命令判断デコーダ、 （Ｄ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が無条件ジャンプ命令と判
断された場合、ジャンプ先のアドレスを前記記憶部へ出
力する第１のアドレス回路、 （Ｅ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャンプ命令と判断
された場合、その条件ジャンプ命令が成立した場合のジ
ャンプ先のアドレスを格納するアドレスレジスタ、 （Ｆ）前記ジャンプ命令判断デコーダにより前記第２の
マイクロ命令レジスタの命令が条件ジャンプ命令と判断
された場合、その条件ジャンプ命令が成立した場合のジ
ャンプ先のアドレスを演算するアドレス演算回路、 （Ｇ）前記条件ジャンプ命令の条件を記憶する条件記憶
部、 （Ｈ）前記条件記憶部の入力又は出力のいずれかが条件
を満たしたとき、前記条件記憶部のアドレスへ前記アド
レス演算回路の出力値を出力する第２のアドレス回路、 を備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2886390A JPH03232019A (ja) | 1990-02-07 | 1990-02-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2886390A JPH03232019A (ja) | 1990-02-07 | 1990-02-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232019A true JPH03232019A (ja) | 1991-10-16 |
Family
ID=12260216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2886390A Pending JPH03232019A (ja) | 1990-02-07 | 1990-02-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232019A (ja) |
-
1990
- 1990-02-07 JP JP2886390A patent/JPH03232019A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880001418B1 (ko) | 데이터 처리장치 | |
| KR100188374B1 (ko) | 연산처리장치 | |
| JPH03232019A (ja) | 情報処理装置 | |
| JP2694948B2 (ja) | マイクロプログラム処理装置 | |
| JPH0218729B2 (ja) | ||
| JPH0358128A (ja) | 情報処理装置 | |
| JPH0353322A (ja) | 情報処理装置 | |
| JP2597744B2 (ja) | 分岐制御方法 | |
| JPS5971542A (ja) | 演算処理装置 | |
| JPH0256027A (ja) | ディジタルシグナルプロセッサの並列処理方式 | |
| JPS62156738A (ja) | プログラム制御装置 | |
| JP3074790B2 (ja) | マイクロプロセッサ | |
| JPH0311430A (ja) | フエッチアクセス時の異常処理方法 | |
| JPH05204638A (ja) | パイプライン処理装置 | |
| JPH0517574B2 (ja) | ||
| JPH08161222A (ja) | プロセッサ及びそのプログラム作成方法 | |
| JPH05100842A (ja) | 命令処理装置 | |
| JPH06149564A (ja) | 命令制御装置 | |
| JPH0227429A (ja) | パイプライン制御方式 | |
| JPH056279A (ja) | プロセツサ制御装置 | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPH05108542A (ja) | データ処理装置 | |
| JPS60163131A (ja) | 情報処理装置 | |
| JP2005134987A (ja) | パイプライン演算処理装置 | |
| JPH0276037A (ja) | 半導体集積回路 |