JPH0358380A - 電子装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子装置に関し，特に、半導体記憶装置をｌ
つのメモリシステムとして実装基板に複数個規則的に配
置する電子装置に適用して有効な技術に関するものであ
る。

〔従来の技術〕

コンピュータのメモリボードは，１つのメモリシステム
として実装基板に複数個の半導体記憶装置を規則的に配
置して構成される。前記半導体記憶装置は実装密度を十
分高める必要性が有る場合はＤＲＡＭ（Ｄｙｎａｍｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で構成
される。

前記コンピュータの演算処理速度の高速化は前記半導体
記憶装置のアクセスタイムの高速化に比例するため、こ
のアクセスタイムの高速化が重要な技術的ｌ！！題の１
つとされている６最近、前述のアクセスタイムの高速化
を図る目的で、半導体記憶装置にＥ　Ｃ　Ｌ　（　Ｅ　
ｎ＋ｉｔｔｅｒ　Ｃ　ｏｕｐｌｅｄ　Ｌ　ｏｇｉｃ）イ
ンターフェイス回路を搭載する技術の検討が行われてい
る。

第６図（ブロック構或図）に示すように、前記技術を採
用するメモリボード１００は実装基板１０１の実装面に
複数個の半導体記憶装置（Ｄ　Ｒ　ｐ．　Ｍ）１０２が
規則的に配置される。半導体記憶装置１０２は、第６図
にその構或を明確に示していないが、例えば半導体ペレ
ット（Ｄ　Ｒ　Ａ　Ｍ）をＳＯＪ型の樹脂封止型パッケ
ージで封止したものである。

前記実装基仮１０１の実装面上には共通アドレス信号線
ＣＡＬ、共通クロック信号線（図示しない）、入力デー
タ信号線ＤＬ等の入力信号線が配置される。前記共通ア
ドレス信号線ＣＡＬは複数個の半導体記憶装置１０２に
共通のアドレス信号線としてアドレス信号ＡＤを伝達す
る。この共通アドレス信号線ＣＡＬの終端にはそれに接
続された複数個の半導体記憶装置１０２に共通の終端抵
抗素子ＡＲが設けられる。終端抵抗素子ＡＲは入力信号
の反射を低減する目的で共通アドレス信号線ＣＡＬと電
源Ｖｔｔとの間に接続される。終端抵抗素子ＡＲは、共
通アドレス信号線の特性インピーダンスとのマッチング
をとるように５０（又は７５’）［Ω］のような抵抗値
にされ、前記実装基板１０１の実装面に外付けされる。

前記共通クロック信号線は複数個の半導体記憶装置１０
２に共通のクロック信号線としてクロツク信号を伝達す
る。この共通クロツク信号線の終端には図示しないが共
通アドレス信号線ＣＡＬと同様に共通の終端抵抗素子が
設けられる。この終端抵抗素子は同様に実装基板１０１
の実装面に外付けされる。

前記データ入力信号線ＤＬは前記半導体記憶装置１０２
のデータ入力信号端子Ｄｉｎに半導体記憶装置１０２毎
に個別に入力データ信号を伝達する。前記データ入力信
号端子ＤｉｎにはＥＣＬインターフェイス回路が接続さ
れる。前記データ入力信号線ＤＬを伝達するデータ入力
信号は制御装置（コントロールゲート）ＣＧで制御され
る。前記データ入力信号線ＤＬには、半導体記憶装置１
０２の夫々に入力されるデータ入力信号が異なるので、
半導体記憶装置１０２毎に終端抵抗素子ＤＲが設けられ
る。また、データ入力信号線ＤＬは半導体記憶装置１０
２のデータ入力信号数に応じて１〜４本配置されるので
、終端抵抗素子ＤＲはデータ入力信号線ＤＬの配置本数
毎に夫々般けられる。つまり、データ入力信号線ＤＬに
は、１個の半導体記憶装置１０２に対し、そのデータ入
力信号数に応じてｌ〜４個の終端抵抗素子ＤＲが配置さ
れる。この終端抵抗素子ＤＲは前記終端抵抗素子ＡＲと
同様に実装基板１０１の実装面に外付けされる。

なお、ＥＣＬインターフエイス回路が搭載された半導体
装置については、例えば特開昭６０−１７１７５８号公
報に記載されている。

〔発明が解決しようとする課題〕

前述の第６図に示すメモリボード１００は、実装基板１
０１の実装面に半導体記憶装置１０２とは別に外付けの
複数の終端抵抗素子ＡＲ．ＤＲの夫々を配置するので、
実装密度が低下するという問題があった，特に、終端抵
抗素子ＤＲは半導体記憶装置１０２毎にしかもそのデー
タ入力信号数に応じて配置されるので、実装密度は終端
抵抗素子ＤＲの配置数に相当する分の低下が大きい。

また、前記メモリボード１００は、前記終端抵抗素子Ａ
Ｒ．ＤＲの夫々の配置数に相当する分、実装基板１０１
の実装面に実装される部品点数が多い。

このため、部品の実装不良の確率や部品の電気的接続不
良の確率が増大し、メモリボード１００の電気的信頼性
が低下するという問題があった。

本発明の目的は，入力信号用外部端子にＥＣＬインター
フェイス回路が接続された半導体記憶装置を１つのメモ
リシステムとして実装基板に複数個規則的に配置した電
子装置において、実装密度を向上することが可能な技術
を提供することにある。

本発明の他の目的は、前記電子装置の電気的信頼性を向
上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば，下記のとおりである。

入力信号用外部端子にＥＣＬインターフェイス回路が設
けられた半導体記憶装置を１つのメモリシステムとして
実装基板に複数個規則的に配置した電子装置において、
前記半導体記憶装置に個別に入力されるデータ信号又は
アドレス信号が印加される、前記半導体記憶装置の入力
信号用外部端子とＥＣＬインターフェイス回路との間に
並列に終端抵抗素子を内蔵する。この終端抵抗素子は半
導体記憶装置の半導体基板の主面に構成される。

〔作　　用〕

上述した手段によれば、前記半導体記憶装置に内蔵され
る終端抵抗素子は半導体基板の占有面積内に形成され、
半導体パッケージの実質的な面積の増加とならないよう
にすることができるので、前記電子装置（例えばメモリ
ボード）の実装基板の実装面に外付けされる終端抵抗素
子の占有面積に相当する分、電子装置の実装密度を向上
することができる。また、実装基板の実装面に実装され
る部品点数を低減し、不良の確率を低減することができ
るので、電子装置の電気的信頼性を向上することができ
る。

以下、本発明の構或について、ＥＣＬインターフェイス
回路を有するＤＲＡＭを半導体記憶装置として実装する
電子装置（メモリボード）に本発明を適用したー実施例
とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である電子装置（メモリボード）の概
略構或を第１図（ブロック構或図）で示す。

第１図に示すように、メモリボード（電子装置）１００
は、実装基板１０１の実装面に半導体記憶装置１０２を
複数個規則的に配置し、ｌつのメモリシステムを構成す
る。

前記実装基板１０１は例えばエボキシ系樹脂基板の表面
に配線が施されたプリント配線基板である．前記半導体
記憶装置１０２はＤＲＡＭで構成される。この半導体記
憶装置１０２は、ＤＲＡＭ機能を有する半導体ペレット
を例えば樹脂封止型パッケージで封止したものである。

樹脂封止型パッケージは例えばＳＯＪ型、ＺＩＰ型、Ｄ
ＩＰ型等の構造で構威される。このサイズに限定されな
いが、半導体記憶装置１０２（そのパッケージサイズ）
は例えば４００Ｘ７５０［ｍｉｌコで構威される．前記
半導体ペレットに搭載されるＤＲＡＭのメモリセルは、
１［ｂｉｔｌの情報を記憶し、メモリセル選択用Ｍ工Ｓ
ＦＥＴと情報蓄積用容量素子との直列回路で構成される
。

前記実装基板１０１の実装面上には共通アドレス信号線
ＣＡＬ、共通クロック信号Ｍ（図示しない）、入力デー
タ信号線ＤＬ等の入力信号線が配置される。前記共通ア
ドレス信号線ＣＡＬは、複数本のアドレス信号線で構威
され、複数個の半導体記憶装置１０２に共通のアドレス
信号線としてアドレス信号ＡＤを伝達する。この共通ア
ドレス信号線ＣＡＬの終端にはそれに接続された複数個
の半導体記憶装置１０２に共通の終端抵抗素子ＡＲが設
けられる。終端抵抗素子ＡＲは共通アドレス信号線ＣＡ
Ｌと電源Ｖｔｔとの間に並列に接続される。終端抵抗素
子ＡＲは、例えば５０（又は７５）［Ω］の抵抗値で形
成され、前記実装基板１０１の実装面に外付けされる。

この外付けされる終端抵抗素子ＡＲは、このサイズに限
定されないが、例えば約３００Ｘ７５０［ｍｉｌコで構
成される。前記電源Ｖｔｔは例えば１．７５［Ｖ］であ
る。

前記共通クロック信号線は複数個の半導体記憶装置１０
２に共通のクロック信号線としてクロック信号を伝達す
る。この共通クロック信号線の終端には図示しないが共
通アドレス信号線ＣＡＬと同様に共通の終端抵抗素子が
設けられる。この終端抵抗素子は同様に実装基板１０１
の実装面に外付けされる。

前記データ入力信号線ＤＬは前記半導体記憶装置１０２
のデータ入力信号端子Ｄｉｎに半導体記憶装置１０２毎
に個別に入力データ信号を伝達する。前記データ入力信
号端子ＤｉｎにはＥＣＬインターフェイス回路（１１１
　）が接続される。前記データ入力信号線ＤＬを伝達す
るデータ入力信号は制御装置（コントロールゲート）Ｃ
Ｇで制御される。

第２図（等価回路図）に前記ＥＣＬインターフェイス回
路１１１の一例を示す。ＥＣＬインターフェイス回路１
１１は半導体記憶装置１０２の半導体ペレットの主面に
配置された入力信号用外部端子１１０に接続される。Ｅ
ＣＬインターフェイス回路１１１は、主に静電気破壊防
止回路、ＥＣＬ回路、論理回路及び出力段回路で構或さ
れる。静電気破壊防止回路は主に保護抵抗素子、電圧ク
ランプ用ｎチャネルＭＩＳＦＥＴ及び複数個のダイオー
ド素子の夫々で構或される。Ｖｓｕｂは基板電位である
。

ＥＣＬ回路は主にｎｐｎ型バイボーラトランジスタ及び
抵抗素子で構成される。Ｖｒｅｆは基準電位である。論
理回路は主にｎｐｎ型バイボーラトランジスタ、ｎチャ
ネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴで構威さ
れる．Ｖｇは固定電位である。出力段回路はｎｐｎ型パ
イボーラトランジスタで形成されたプルダウン回路で構
或される。

この出力段回路の出力信号は内部回路（Ｗｒｉｔｅ　Ｇ
ａｎ）に出力される。

前記第１図に示すように、前記データ入力信号線ＤＬに
は、半導体記憶装置１０２の夫々に入力されるデータ入
力信号が異なるので、半導体記憶装置１０２毎に終端抵
抗素子ＤＲが設けられる。また、データ入力信号線ＤＬ
は半導体記憶装置１０２のデータ入力信号数に応じて例
えば１〜４本配置されるので、終端抵抗素子ＤＲはデー
タ入力信号線ＤＬの配置本数毎に夫々設けられる。つま
り、データ入力信号線ＤＬには、１個の半導体記憶装置
１０２に対し、そのデータ入力信号数に応じてｌ〜４個
の終端抵抗素子ＤＲが配置される。

第ｌ図及び第２図に示すように、前記終端抵抗素子ＤＲ
は、データ入力信号端子ＤｉｎとＥＣＬインターフェイ
ス回路１１１との間に並列に配置される。つまり，終端
抵抗素子ＤＲは半導体記憶装置１０２に内蔵される。こ
の終端抵抗素子ＤＲは、端がデータ入力信号端子Ｄｉｎ
とＥＣＬインターフェイス回路１１１とを接続する信号
線に接続され、他端が電源用外部端子（ＶｔｔＢ１２に
接続される。

この電源用外部端子（ｖｔｔ）１１２に印加される電源
Ｖｔｔは例えば１．７５［Ｖコである。

この終端抵抗素子ＤＲの具体的な構或を第３図（要部平
面図）及び第４図（第３図のｒＶ−ＩＶ切断線で切った
断面図）で示す。

前記終端抵抗素子ＤＲは、第３図及び第４図に示すよう
に、半導体記憶装置１０２の半導体ペレットであるｐ型
半導体基板１（又はウエル領域）の主面に構成される。

つまり、終端抵抗素子ＤＲは、フィールド絶縁膜２で周
囲を囲まれた領域内において、ｐ型半導体基板１の主面
部に形或されたｎ型半導体領域（拡散層）３で構成され
る。このｎ型半導体領域３は、例えばＤＲＡＭのメモリ
セル又は周辺回路素子を構或するｎチャネルＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の夫々と同一製造工程で
形成される。終端抵抗素子ＤＲであるｎ型半導体領域３
は、その不純物濃度やｐｎ接合深さにより異なるが，例
えば１００［μｍコ程度の抵抗長で形或される。しかも
、終端抵抗素子ＤＲであるｎ型半導体領域３は、半導体
ペレットの周辺部分の空領域を利用して形戊されるので
、実質的な半導体ペレットの占有面積の増加がない。

前記終端抵抗素子ＤＲであるｎ型半導体領域３の一端は
層間絶縁膜４に形成された接続孔５を通して配線７に接
続される。この配線７は層間絶縁膜８に形或された接続
孔９を通してデータ入力信号端子（Ｄｉｎ）１１０であ
る配線１０に接続される。一方、終端抵抗素子ＤＲであ
るｎ型半導体領域３の他端は配線７を介在させて電源用
外部端子（Ｖｔｔ）１１２である配線１０に接続される
。配線７、１０の夫々は例えばアルミニウム合金膜で形
或される。アルミニウム合金膜にはＣｕ、又はＣｕ及び
Ｓｉが添加される。この構造に限定されないが、前記ｎ
型半導体領域３の一端、他端の夫々と配線７との間には
ｎ型半導体領域６を介在させている。ｎ型半導体領域６
は、ＤＲＡＭのメモリセルのメモリセル選択用ＭＩＳＦ
ＥＴと相補性データ線（７）との接続の際に、前記相補
性データ線とｐ型半導体基板１との短絡を防止するため
に形或される。

前記終端抵抗素子ＤＲは、多結晶珪素膜で形或した抵抗
素子で形或してもよいが、それに比べてｎ型半導体領域
３は抵抗値の制御性が高いので、本実施例ではｎ型半導
体領域３で構成される。また、ｎ型半導体領域３は不純
物の導入量を制御することにより高い精度で抵抗値を自
由に制御することができる特徴がある。また、終端抵抗
素子ＤＲは、ｎｐｎ型バイボーラトランジスタの各動作
領域であるエミッタ領域或はコレクタ領域と同一製造工
程で、又はｎ型ウエル領域と同一製造工程で形成しても
よい。

このように、入力信号用外部端子（Ｄｉｎ）１１０にＥ
ＣＬインターフェイス回路１１１が接続された半導体記
憶装置１０２を１つのメモリシステムとして実装基板１
０１に複数個規則的に配置したメモリボード（電子装置
）１００において、前記半導体記憶装置１０２に個別に
入力されるデータ入力信号が印加される、前記半導体記
憶装置１０２の入力信号用外部端子（　Ｄ　ｉｎ）１１
０とＥＣＬインターフェイス回路１１１　との間に並列
に終端抵抗素子ＤＲを内蔵する。

この終端抵抗素子ＤＲは半導体記憶装置１０２の半導体
基板１の主面に構威される。この構或により、前記半導
体記憶装置１０２に内蔵される終端抵抗素子ＤＲはｐ型
半導体基板１の占有面積内に形或され、実質的な面積の
増加とならないので、前記メモリボード１００の実装基
板１０１の実装面に外付けされる終端抵抗素子ＤＲの占
有面積に相当する分、メモリボード１００の実装密度を
向上することができる。また、メモリボード１００の実
装基板１０１の実装面に実装される部品点数を終端抵抗
素子ＤＲに相当する分低減し、実装不良や電気的接続不
良の発生確率を低減することができるので、メモリボー
ド１００の電気的信頼性を向上することができる。

また、前記終端抵抗素子ＤＲは第５図（等価回路図）に
示すように半導体記憶装置１０２の入力信号用外部端子
（Ｄｉｎ）１１０と電源用外部端子（Ｖｔｔ）１１２と
の間に挿入してもよい。半導体記憶装置１０２の入力信
号用外部端子（Ｄｉｎ）１１０は実際にはボンディング
ワイヤを介在させてリードに接続され、このリードを介
在させて半導体記憶装置１０２を実装基板１０１の実装
面に実装しているので、前記終端抵抗素子ＤＲは前記リ
ード（外部端子或は外部ピン）とＥＣＬインターフェイ
ス回路１１１との間に並列に配置されていることになる
。また，このような終端抵抗素子ＤＲの配置は抵抗値の
低い配線７哉は配線１０を使用しているので可能となる
。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば，本発明は，前記半導体記憶装置１０２にアドレ
ス信号を個別に入力する場合、半導体記憶装ｉ！１０２
のアドレス信号用外部端子とそれに直列に接続されるＥ
ＣＬインターフェイス回路との間に並列に終端抵抗素子
を内蔵させてもよい。

また、本発明は、ＥＣＬインターフェイス回路を有する
ＳＲＡＭを半導体記憶装置とするメモリボード（電子装
置）に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

電子装置の実装密度を向上することができる。

また、前記電子装置の電気的信頼性を向上することがで
きる。

【図面の簡単な説明】

第ｌ図は、本発明の一実施例である電子装置のブロック
構或図、 第２図は，前記電子装置の半導体記憶装置に内蔵された
ＥＣＬインターフェイス回路の等価回路図、 第３図は、前記半導体記憶装置に内蔵された終端抵抗素
子の要部平面図、 第４図は、前記終端抵抗素子の要部断面，第５図は、本
発明の他の実施例である電子装置の半導体記憶装置に内
蔵されたＥＣＬインターフェイス回路の等価回路、 第６図は、従来の電子装置のブロック構或図である。 図中、１００・・・電子装置、１０２・・・半導体記憶
装置、１１０　，　Ｄ　ｉｎ・・・入力信号用外部端子
、１１１・・・ＥＣＬインターフェイス回路、ＤＬ・・
・データ入力信号線、ＤＲ・・・終端抵抗素子である。

Claims (1)

1. 【特許請求の範囲】 １、入力信号用外部端子にＥＣＬインターフェイス回路
   が接続された半導体記憶装置を１つのメモリシステムと
   して実装基板に複数個規則的に配置した電子装置におい
   て、前記半導体記憶装置に個別に入力されるデータ信号
   又はアドレス信号が印加される、前記半導体記憶装置の
   入力信号用外部端子とＥＣＬインターフェイス回路との
   間に、並列に終端抵抗素子を内蔵したことを特徴とする
   電子装置。 ２、前記終端抵抗素子は、前記半導体記憶装置の半導体
   基板の主面部に形成された拡散層抵抗素子で構成された
   ことを特徴とする請求項１に記載の電子装置。 ３、前記半導体記憶装置に共通に入力されるクロック系
   信号用の終端抵抗素子は前記実装基板に外付けされたこ
   とを特徴とする請求項１又は請求項２に記載の電子装置
   。