JPS61176146A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61176146A JPS61176146A JP60016775A JP1677585A JPS61176146A JP S61176146 A JPS61176146 A JP S61176146A JP 60016775 A JP60016775 A JP 60016775A JP 1677585 A JP1677585 A JP 1677585A JP S61176146 A JPS61176146 A JP S61176146A
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- JP
- Japan
- Prior art keywords
- input protection
- input protective
- bonding pad
- protection circuit
- input
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特に入力保護回路
部の改良に関する。
部の改良に関する。
近年、半導体メモリなどのＭＯ８型集積回路においては
、高集積化に伴い素子の微細化が進み、またチップ外部
からの入力信号に対して高速動作可能なアクセスタイム
の速いものの需要が大きくなっている。例えば、１Ｍビ
ットｄＲＡＭ等に用いられるＭＯＳＦＥＴは、実効ゲー
ト長が１μｍ、ゲート酸化膜厚が２００人、ドレイン、
ソースの拡散層深さが０．２μｍと小さくなっている。
、高集積化に伴い素子の微細化が進み、またチップ外部
からの入力信号に対して高速動作可能なアクセスタイム
の速いものの需要が大きくなっている。例えば、１Ｍビ
ットｄＲＡＭ等に用いられるＭＯＳＦＥＴは、実効ゲー
ト長が１μｍ、ゲート酸化膜厚が２００人、ドレイン、
ソースの拡散層深さが０．２μｍと小さくなっている。
このような微細素子をもつデバイスにチップ外部から静
電気等によるサージ電圧や電源ノイズが加わると、ゲー
ト酸化膜やソース、ドレインのｐｎ接合に瞬間的に高電
圧が印加され、静電破壊によりデバイスが破壊される。
電気等によるサージ電圧や電源ノイズが加わると、ゲー
ト酸化膜やソース、ドレインのｐｎ接合に瞬間的に高電
圧が印加され、静電破壊によりデバイスが破壊される。
ゲート酸化膜にシリコン酸化膜を用いた場合、その耐圧
は１０ＭＶ／ｍ程度であり、上記のようなゲート酸化膜
厚２００人のＭＯＳＦＥＴは２０Ｖ以上の電圧がゲート
に印加されると破壊されてしまう。このため通常、ＭＯ
８集積回路では、チップのボンディング・パッドに入力
保護回路が接続され、チップ内部の素子に直接高電圧が
印加されるのを防止するようにしている。パッケージさ
れた集積回路のビンの静電耐圧は２００Ｖ以上ないと通
常の使用に耐えられず、そのためには入力保護回路の保
護抵抗として１にΩ以上が必要とされる。
は１０ＭＶ／ｍ程度であり、上記のようなゲート酸化膜
厚２００人のＭＯＳＦＥＴは２０Ｖ以上の電圧がゲート
に印加されると破壊されてしまう。このため通常、ＭＯ
８集積回路では、チップのボンディング・パッドに入力
保護回路が接続され、チップ内部の素子に直接高電圧が
印加されるのを防止するようにしている。パッケージさ
れた集積回路のビンの静電耐圧は２００Ｖ以上ないと通
常の使用に耐えられず、そのためには入力保護回路の保
護抵抗として１にΩ以上が必要とされる。
ところで、入力保護回路の存在によりこれが設けられた
ボンディング・パッドに入る信号に遅延が生じる。その
遅延時間は入力保護抵抗と負荷容゛ 量との積により決
まる。即ち入力保護回路に接続されたバスラインの配線
容量及びＭｏＳトランジスタのゲート容量が大きい程入
力保護回路による遅延は大きくなる。負荷容量が大きい
場合、その分入力抵抗を小さくすれば遅延時間は長くな
らないが、これは入力保護回路自体の静電耐圧を低下さ
せてしまう。
ボンディング・パッドに入る信号に遅延が生じる。その
遅延時間は入力保護抵抗と負荷容゛ 量との積により決
まる。即ち入力保護回路に接続されたバスラインの配線
容量及びＭｏＳトランジスタのゲート容量が大きい程入
力保護回路による遅延は大きくなる。負荷容量が大きい
場合、その分入力抵抗を小さくすれば遅延時間は長くな
らないが、これは入力保護回路自体の静電耐圧を低下さ
せてしまう。
従って従来のＭＯ８集積回路では、最低１にΩの入力保
護抵抗が用いられ、バスラインの配線容量やＭＯＳトラ
ンジスタのゲー゛ト容量が大きくなる程入力保護回路に
よる遅延時間が長くなる、という問題があった。
護抵抗が用いられ、バスラインの配線容量やＭＯＳトラ
ンジスタのゲー゛ト容量が大きくなる程入力保護回路に
よる遅延時間が長くなる、という問題があった。
本発明は上記した点に鑑みなされたもので、入力保護回
路による遅延時間を短くした半導体集積回路装置を提供
することを目的とする。
路による遅延時間を短くした半導体集積回路装置を提供
することを目的とする。
本発明にかかる半導体集積回路装置は、一個のボンディ
ング・パッドに対して二個以上の入力保護回路を接続し
たことを特徴とする。
ング・パッドに対して二個以上の入力保護回路を接続し
たことを特徴とする。
本発明によれば、入力保護回路自体の静電耐圧を低下さ
せることなく、入力保護回路による遅延時間を従来より
著しく短縮することができる。
せることなく、入力保護回路による遅延時間を従来より
著しく短縮することができる。
回路シュミレーション結果を用いて本発明の効果をより
具体的に説明する。一個のボンディング・パッドに一個
の入力保護回路が接続され、入力保護抵抗を１．３にΩ
、入力の負荷容量を２．５ｐＦとした時、入力保護回路
による遅延時間は３．３ｎＳであった。これに対して一
個のボンディング・パッドに二個の入力保護回路を接続
し、入力の負荷容量を１．５ｐＦと１．ＯｐＦに分ける
と、各入力保護回路による遅延２．２ｎＳと１．８ｎＳ
となる。なおここでは、入力保護回路が一個の場合の入
力の負荷容量２．５ｐＦは、幅２μｍ、長さ２０００μ
ｍのＡ２バスラインの容量０．７ｐＦとＭＯＳトランジ
スタのゲート容量１．８ｐＦの合計であり、入力保護回
路が二個の場合、バスラインの容量は０．２ｐＦと０．
５ｐＦに分けられ、ゲート容量も１．３ｐＦと０．５ｐ
Ｆに分けられ、結局多入力保護回路に接続された負荷容
量は１．５ｐＦと１．ＯｐＦになると想定している。
具体的に説明する。一個のボンディング・パッドに一個
の入力保護回路が接続され、入力保護抵抗を１．３にΩ
、入力の負荷容量を２．５ｐＦとした時、入力保護回路
による遅延時間は３．３ｎＳであった。これに対して一
個のボンディング・パッドに二個の入力保護回路を接続
し、入力の負荷容量を１．５ｐＦと１．ＯｐＦに分ける
と、各入力保護回路による遅延２．２ｎＳと１．８ｎＳ
となる。なおここでは、入力保護回路が一個の場合の入
力の負荷容量２．５ｐＦは、幅２μｍ、長さ２０００μ
ｍのＡ２バスラインの容量０．７ｐＦとＭＯＳトランジ
スタのゲート容量１．８ｐＦの合計であり、入力保護回
路が二個の場合、バスラインの容量は０．２ｐＦと０．
５ｐＦに分けられ、ゲート容量も１．３ｐＦと０．５ｐ
Ｆに分けられ、結局多入力保護回路に接続された負荷容
量は１．５ｐＦと１．ＯｐＦになると想定している。
このように、入力保護回路を一個から二個に増やしただ
けで、その入力の負荷容量の分割次第で入力保護回路に
よる遅延時間を約１／２に短縮することができる。
けで、その入力の負荷容量の分割次第で入力保護回路に
よる遅延時間を約１／２に短縮することができる。
次に、１ＭビットｄＲＡＭのニブルモードのアクセス時
間の実測結果を例にとって説明する。入力保護回路が一
個の場合、ＣＡＳが立ち下がってから出力ＤＯｕｔが得
られるまでのニブル・アクセスタイムは１８ｎＳであり
、そのうちＣＡＳの入力保護回路による遅延時間が約７
ｎＳ（アクセスタイムの４０％）もある。これに対し、
ＣＡＳの入力保護回路を二個にすると、入力保護回路に
よる遅延時間は３．５ｎＳとなり、その結果アクセスタ
イムは１３．５ｎＳと大幅に短縮することができた。し
かもＣＡＳの入力保護回路による遅延時間が１／２に短
縮されたことによって、回路の動作マージンも大幅に向
上することができた。
間の実測結果を例にとって説明する。入力保護回路が一
個の場合、ＣＡＳが立ち下がってから出力ＤＯｕｔが得
られるまでのニブル・アクセスタイムは１８ｎＳであり
、そのうちＣＡＳの入力保護回路による遅延時間が約７
ｎＳ（アクセスタイムの４０％）もある。これに対し、
ＣＡＳの入力保護回路を二個にすると、入力保護回路に
よる遅延時間は３．５ｎＳとなり、その結果アクセスタ
イムは１３．５ｎＳと大幅に短縮することができた。し
かもＣＡＳの入力保護回路による遅延時間が１／２に短
縮されたことによって、回路の動作マージンも大幅に向
上することができた。
本発明の実施例を図面を参照して次に説明する。
第１図は一実施例のＭＯ８集積回路の要部構成を示す。
図において、１１はボンディング・パッドであり、これ
に３個の入力保護回路１２ａ。
に３個の入力保護回路１２ａ。
１２ｂ、１２ｃが接続され、各入力保護回路にはそれぞ
れバスライン１３ａ、１３ｂ、１３ｃが接続され、かつ
各バスライン先端には負荷ＭＯＳトランジスタＱ２ａ、
Ｑ２ｂ、 Ｑ２ｃが接続されている。
れバスライン１３ａ、１３ｂ、１３ｃが接続され、かつ
各バスライン先端には負荷ＭＯＳトランジスタＱ２ａ、
Ｑ２ｂ、 Ｑ２ｃが接続されている。
入力保護抵抗Ｒ１ａ、 Ｒ２ａ、 Ｒｌｂ、 Ｒ２ｂ、
Ｒｌｃ。
Ｒｌｃ。
Ｒ２ｃは例えば、ｎ＋拡散層や多結晶シリコン躾により
形成されたものである。またＭＯＳトランジスタＱｌａ
、 Ｑｌｂ、 Ｑｌｃは、サージ電圧により過渡電流を
流すもので、ゲートとソースは共通にソ−スミ課電圧Ｖ
ｓｓに接続されている。
形成されたものである。またＭＯＳトランジスタＱｌａ
、 Ｑｌｂ、 Ｑｌｃは、サージ電圧により過渡電流を
流すもので、ゲートとソースは共通にソ−スミ課電圧Ｖ
ｓｓに接続されている。
このように構成することにより、ボンディング・パッド
１１と３個のバスライン１３ａ、１３ｔ）。
１１と３個のバスライン１３ａ、１３ｔ）。
１３ｃの間に一個の入力保護回路を設けた場合に比べて
、入力保護回路による遅延時間を大きく短縮することが
できる。
、入力保護回路による遅延時間を大きく短縮することが
できる。
入力保護回路の構成は第１図のもの、に限られない。例
えば、いずれも公知であるが第２図あるいは第３図のよ
うな入力保護回路を用いた場合にも本発明は有効である
。
えば、いずれも公知であるが第２図あるいは第３図のよ
うな入力保護回路を用いた場合にも本発明は有効である
。
第４図は本発明の別の実施例の要部構成を示す。
この実施例では、一個のボンディング・パッド４１と一
本のバスライン４３の間に３個の入力保護回路４２ａ、
４２ｂ、４２ｃを接続シテイル。
本のバスライン４３の間に３個の入力保護回路４２ａ、
４２ｂ、４２ｃを接続シテイル。
この実施例の場合、各入力保護回路の入力保護抵抗を小
さくしなくても、ボンディング・パッド４１からバスラ
イン４３をみた抵抗が小さくなるから、入力保護回路の
静電耐圧を低下させることなく入力保護回路による遅延
時間を短縮することができる。
さくしなくても、ボンディング・パッド４１からバスラ
イン４３をみた抵抗が小さくなるから、入力保護回路の
静電耐圧を低下させることなく入力保護回路による遅延
時間を短縮することができる。
第１図は本発明の一実施例の要部構成を示す図、第２図
及び第３図は入力保護回路の他の構成例を示す図、第４
図は他の実施例の要部構成を示す図である。 １１・・・ボンディング・パッド、１２ａ、１２ｂ。 １２ Ｇ ・・・入力保護回路、１３ａ、１３ｂ、１３
ｃ・・・バスライン、Ｑ２ａ、 Ｑ２ｂ、 Ｑ２ｃｍ・
・負荷ＭＯＳトランジスタ、４１・・・ボンディング・
パッド、４１ ａ、４２ｂ、４２ｃ・・・入力保護回路
、４３−・・バスライン。 出願人代理人 弁理士 鈴江武彦 第１図 塾 第２図 第３図 ＶｓＳ ｖｓｓ
及び第３図は入力保護回路の他の構成例を示す図、第４
図は他の実施例の要部構成を示す図である。 １１・・・ボンディング・パッド、１２ａ、１２ｂ。 １２ Ｇ ・・・入力保護回路、１３ａ、１３ｂ、１３
ｃ・・・バスライン、Ｑ２ａ、 Ｑ２ｂ、 Ｑ２ｃｍ・
・負荷ＭＯＳトランジスタ、４１・・・ボンディング・
パッド、４１ ａ、４２ｂ、４２ｃ・・・入力保護回路
、４３−・・バスライン。 出願人代理人 弁理士 鈴江武彦 第１図 塾 第２図 第３図 ＶｓＳ ｖｓｓ
Claims (3)
- （１）一個のボンディング・パッドに複数個の入力保護
回路が接続されていることを特徴とする半導体集積回路
装置。 - （２）複数個の入力保護回路にはそれぞれ集積回路チッ
プ内部のバスラインが接続される特許請求の範囲第１項
記載の半導体集積回路装置。 - （３）複数個の入力保護回路が一個のボンディング・パ
ッドと集積回路チップ内部の一本のバスラインとの間に
並列接続されている特許請求の範囲第１項記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016775A JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016775A JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176146A true JPS61176146A (ja) | 1986-08-07 |
| JPH0669080B2 JPH0669080B2 (ja) | 1994-08-31 |
Family
ID=11925575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016775A Expired - Lifetime JPH0669080B2 (ja) | 1985-01-31 | 1985-01-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669080B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154665A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 半導体装置 |
| JPS62190765A (ja) * | 1986-02-17 | 1987-08-20 | Nec Corp | 半導体装置 |
| JPH0376263A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | ウエハスケール集積回路装置 |
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
| JP2004521477A (ja) * | 2000-06-15 | 2004-07-15 | サーノフ コーポレイション | Ｅｓｄ−センシティブ回路のためマルチ・フィンガ電流バラスティングｅｓｄ保護回路及びインタリーブ配置されたバラスティング |
| JP2014053566A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58141567A (ja) * | 1982-02-17 | 1983-08-22 | Nec Corp | 半導体集積回路の入力保護装置 |
| JPS58159363A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体集積回路の入出力保護装置 |
| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
| JPS59182567A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | Ｍｏｓ集積回路装置 |
| JPS59224162A (ja) * | 1983-06-03 | 1984-12-17 | Ricoh Co Ltd | 半導体保護装置 |
-
1985
- 1985-01-31 JP JP60016775A patent/JPH0669080B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59107493A (ja) * | 1982-12-09 | 1984-06-21 | Ricoh Co Ltd | テスト回路付きｅｐｒｏｍメモリ装置 |
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| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
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| JP2004521477A (ja) * | 2000-06-15 | 2004-07-15 | サーノフ コーポレイション | Ｅｓｄ−センシティブ回路のためマルチ・フィンガ電流バラスティングｅｓｄ保護回路及びインタリーブ配置されたバラスティング |
| JP2014053566A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669080B2 (ja) | 1994-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |