JPH0358385A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0358385A JPH0358385A JP1192029A JP19202989A JPH0358385A JP H0358385 A JPH0358385 A JP H0358385A JP 1192029 A JP1192029 A JP 1192029A JP 19202989 A JP19202989 A JP 19202989A JP H0358385 A JPH0358385 A JP H0358385A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- data
- diode
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、
高ビット密度化、高速化、低消費電力化の要求に答えて
データ保持を行うことのできる半導体装置を提供するこ
とを目的とし、 デプレッション形のＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタを直列に接続し、ゲー
ト電位をＰチャネルＭＯＳトランジスタは高電位側に、
ＮチャネルＭＯＳトランジスタは低電位側に接続してλ
ダイオードを構成し、該λダイオードを直列にＮ個接続
し、λダイオードの電流が最小になる安定電位を用いて
（Ｎ＋１）種類のデータ保持を行うように構或する。
データ保持を行うことのできる半導体装置を提供するこ
とを目的とし、 デプレッション形のＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタを直列に接続し、ゲー
ト電位をＰチャネルＭＯＳトランジスタは高電位側に、
ＮチャネルＭＯＳトランジスタは低電位側に接続してλ
ダイオードを構成し、該λダイオードを直列にＮ個接続
し、λダイオードの電流が最小になる安定電位を用いて
（Ｎ＋１）種類のデータ保持を行うように構或する。
本発明は、半導体装置に係り、詳しくは、λダイオード
を直列に接続して複数種類のデータ保持を可能にした半
導体装置に関する。
を直列に接続して複数種類のデータ保持を可能にした半
導体装置に関する。
ディジタルシステムにおいて情報の処理や演算を実行す
るには、２進数に符号化したデータを一旦記憶しており
、必要に応じてその内容を読み出すことのできる記憶装
置が必要である。
るには、２進数に符号化したデータを一旦記憶しており
、必要に応じてその内容を読み出すことのできる記憶装
置が必要である。
また、アナログからディジタルへの変換も重要で、構或
が簡単で性能のよいものが望まれる傾向にある。
が簡単で性能のよいものが望まれる傾向にある。
従来の記憶装置としては、半導体メモリが典型的であり
、例えばＳＲＡＭは双安定動作をするフリソプフロソプ
からなる記憶セルを用いて２値情報の記憶を行っている
。
、例えばＳＲＡＭは双安定動作をするフリソプフロソプ
からなる記憶セルを用いて２値情報の記憶を行っている
。
また、アナログからディジクルへの変換にはＡＤ変換器
が用いられ、例えばＩＣ化ＡＤ変換器として高精度・低
速領域の計数方式、中精度・中速度の逐次比較方式、超
高速・低精度の並列比較方弐が現在の主要方式である。
が用いられ、例えばＩＣ化ＡＤ変換器として高精度・低
速領域の計数方式、中精度・中速度の逐次比較方式、超
高速・低精度の並列比較方弐が現在の主要方式である。
しかしながら、このような従来の半導体装置にあっては
、上述のようなデータ処理（特に、データ保持）を行う
に際して比較的構或が＊雑でコンピュータの発達に伴っ
て要求される高ビソト密度化、高速化および低消費電力
化という要請に十分に対応できず、この点でもつと構或
が簡単なデハイスが望まれている。
、上述のようなデータ処理（特に、データ保持）を行う
に際して比較的構或が＊雑でコンピュータの発達に伴っ
て要求される高ビソト密度化、高速化および低消費電力
化という要請に十分に対応できず、この点でもつと構或
が簡単なデハイスが望まれている。
そこで本発明は、高ビット密度化、高速化、低消費電力
化の要求に答えてデータ保持を行うことのできる半導体
装置を提供することを目的としている。
化の要求に答えてデータ保持を行うことのできる半導体
装置を提供することを目的としている。
本発明による半導体装置は上記目的達或のため、デプレ
ソション形のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを直列に接続し、ゲート電位
をＰチャネルＭＯＳトランジスタは高電位側に、Ｎチャ
ネルＭＯＳトランジスタは低電位側に接続してλダイオ
ードを構戒し、該λダイオードを直列にＮ個接続し、λ
ダイオードの電流が最小になる安定電位を用いて（Ｎ＋
１）種類のデータ保持を行うようにしている。
ソション形のＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを直列に接続し、ゲート電位
をＰチャネルＭＯＳトランジスタは高電位側に、Ｎチャ
ネルＭＯＳトランジスタは低電位側に接続してλダイオ
ードを構戒し、該λダイオードを直列にＮ個接続し、λ
ダイオードの電流が最小になる安定電位を用いて（Ｎ＋
１）種類のデータ保持を行うようにしている。
本発明では、λダイオードのｒ−■特性として還流がほ
ぼ０になる安定電位の点が２箇所存在し、該λダイオー
ドが直列にＮ個接続されると、安定電位が（Ｎ＋１）個
存在する。
ぼ０になる安定電位の点が２箇所存在し、該λダイオー
ドが直列にＮ個接続されると、安定電位が（Ｎ＋１）個
存在する。
したがって、該安定電位を用いれば（Ｎ＋１）種類のデ
ータ保持が可能となる。
ータ保持が可能となる。
（実施例〕
以下、本発明を図面に基づいて説明する。
第１〜７図は本発明に係る半導体装置の一実施例を示す
図である。まず、本発明の基本素子である単体のスダイ
オード１は第１図に示すように、デブレソション形でＮ
チャネルＭＯＳトランジスタＱ，と、同じくデプレッシ
ョン形のＰチャネルＭＯＳトランジスタＱ２とを直列に
接続して構成される。そして、ＮチャネルＭＯＳトラン
ジスタＱ１のゲートは低電位であるＧＮＤに接続され、
ＰチャネルＭＯＳトランジスタＱ２のゲートは抵抗Ｒ（
小さい値）を介して高電位であるＶｃｃ（例えば、＋５
Ｖ〉に接続されている。
図である。まず、本発明の基本素子である単体のスダイ
オード１は第１図に示すように、デブレソション形でＮ
チャネルＭＯＳトランジスタＱ，と、同じくデプレッシ
ョン形のＰチャネルＭＯＳトランジスタＱ２とを直列に
接続して構成される。そして、ＮチャネルＭＯＳトラン
ジスタＱ１のゲートは低電位であるＧＮＤに接続され、
ＰチャネルＭＯＳトランジスタＱ２のゲートは抵抗Ｒ（
小さい値）を介して高電位であるＶｃｃ（例えば、＋５
Ｖ〉に接続されている。
このような構或によると、各トランジスタＱＱ２のゲー
トが逆バイアスされ、流れる電流ｌと両端の電圧Ｖとの
関係は第２図に示すようになり、電流■がほぼＯになる
点が２ｍ所存在し、この２箇所が安定点となる。なお、
この電位差はＶｄとなり、Ｖｄはしきい値に依存する。
トが逆バイアスされ、流れる電流ｌと両端の電圧Ｖとの
関係は第２図に示すようになり、電流■がほぼＯになる
点が２ｍ所存在し、この２箇所が安定点となる。なお、
この電位差はＶｄとなり、Ｖｄはしきい値に依存する。
したがって、１個のλダイオード１では２箇所の安定点
にデータを保持することが可能となる。
にデータを保持することが可能となる。
第３図はλダイオードの負荷として単純な抵抗ではなく
、λダイオードそのものを用いた場合の特性であり、例
えばＤＯＬセルと呼ばれるＳＲＡＭに用いるとかできる
。この場合、安定点は“Ｄ″”Ｖｄ″ “２Ｖｄ″の３
箇所存在し、ＳＲＡＭでは“０″と“２Ｖｄ”の点がメ
モリ動作に用いられる。一方、λダイオード１ａ、１ｂ
を２個直列に接続したデバイスは第４図のように示され
、この場合のＩ−Ｖ特性も第３図と同様なものとなる。
、λダイオードそのものを用いた場合の特性であり、例
えばＤＯＬセルと呼ばれるＳＲＡＭに用いるとかできる
。この場合、安定点は“Ｄ″”Ｖｄ″ “２Ｖｄ″の３
箇所存在し、ＳＲＡＭでは“０″と“２Ｖｄ”の点がメ
モリ動作に用いられる。一方、λダイオード１ａ、１ｂ
を２個直列に接続したデバイスは第４図のように示され
、この場合のＩ−Ｖ特性も第３図と同様なものとなる。
なお、第４図のデバイスに上記と同様にλダイオードを
負荷として用いると、安定点は“０”Ｖｄ”２Ｖｄ”３
ｖａ”となる。
負荷として用いると、安定点は“０”Ｖｄ”２Ｖｄ”３
ｖａ”となる。
第５図はλダイオードｌａ、１ｂ・・・・・・ＩＮをＮ
個直列に接続したデバイスの例であり、この場合の安定
電位は第６図にそのＩ−Ｖ特性を示すように０〜ＮＸＶ
ｄの範囲で（Ｎ＋１）個存在する。
個直列に接続したデバイスの例であり、この場合の安定
電位は第６図にそのＩ−Ｖ特性を示すように０〜ＮＸＶ
ｄの範囲で（Ｎ＋１）個存在する。
したがって、Ｎ Ｘ Ｖ ｄ ＝ Ｎ ｋｔ − Ｖ
ｉ！となるようなｖｈとＶ６の範囲でアナログデータを
入力したような場合は上記電圧の何れかの値でデータ保
持され、Ａ／Ｄ変換器への適用が可能となる。
ｉ！となるようなｖｈとＶ６の範囲でアナログデータを
入力したような場合は上記電圧の何れかの値でデータ保
持され、Ａ／Ｄ変換器への適用が可能となる。
第７図は多値メモリに本発明を適用した場合の読み出し
回路の一例であり、図中、Ｔ１はゲートトランジスタで
Ｖｏｎ＝”Ｈ″のときオンとなるもの、Ｔ２はソースフ
ォロワを措ｒ戊する出力トランジスタ、Ｒ１は抵抗であ
る。いま、入力信号を■ｉｎとすると、 ｉＸＶｄ＜Ｖｉｎ＜ （ｉ＋ｌ）ｘｖａ（但し、ｉは１
−Ｎの間の数） の範囲にあれば、 Ｖｈｏｌｄ＝ ｉ Ｘ Ｖ ａ となり、Ｖｈｏｌｄに関連する値が出力トランジスタＴ
２を介しＶｏｕｔとして取り出される。この読み出しは
Ｖｈｏｌｄを直接読み取るものではないが、少なくとも
（Ｎ＋１）個のデータのうちの１つに関連する値として
読み出せる。
回路の一例であり、図中、Ｔ１はゲートトランジスタで
Ｖｏｎ＝”Ｈ″のときオンとなるもの、Ｔ２はソースフ
ォロワを措ｒ戊する出力トランジスタ、Ｒ１は抵抗であ
る。いま、入力信号を■ｉｎとすると、 ｉＸＶｄ＜Ｖｉｎ＜ （ｉ＋ｌ）ｘｖａ（但し、ｉは１
−Ｎの間の数） の範囲にあれば、 Ｖｈｏｌｄ＝ ｉ Ｘ Ｖ ａ となり、Ｖｈｏｌｄに関連する値が出力トランジスタＴ
２を介しＶｏｕｔとして取り出される。この読み出しは
Ｖｈｏｌｄを直接読み取るものではないが、少なくとも
（Ｎ＋１）個のデータのうちの１つに関連する値として
読み出せる。
なお、このような方式はＡ／Ｄ変換器にもサンプルホー
ルドとして応用することができる。
ルドとして応用することができる。
以上のように、本実施例の場合は（Ｎ＋１）種類のデー
タの保持に際して従来と比較して構或が簡単であるから
、高ビット密度化、高速化、低冫肖費電力化を達戊する
ことができる。
タの保持に際して従来と比較して構或が簡単であるから
、高ビット密度化、高速化、低冫肖費電力化を達戊する
ことができる。
本発明によれば、簡単な構或で（Ｎ＋１）種類のデータ
を保持することができ、高ビノト密度化、高速化、低消
費電力化を図ることができる。
を保持することができ、高ビノト密度化、高速化、低消
費電力化を図ることができる。
第１〜７図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はそのλダイオードの回路図、 第２図はそのλダイオードのＩ−Ｖ特性を示す図、 第３図はその負荷としてλダイオードを用いたときのＩ
−Ｖ特性を示す図、 第４図はそのλダイオードを２個用いた場合の構戒図、 第５図はそのλダイオードをＮ個用いた場合の構或図、 第６図はそのλダイオードをＮ個用いた場合の［−Ｖ特
性を示す図、 第７図はその多値メモリに応用した場合の読み出し回路
を示す図である。 ■ａ〜ＩＮ・・・・・・λダイオード、・・・・・・Ｎ
ＭＯＳトランジスタ、 ・・・・・・ＰＭＯＳトランジスタ、 Ｒ１・・・・・・抵抗、 ・・・・・・ゲートトランジスタ、 ・・・・・・出力トランジスタ。 一実施例のλダイオードの回路図 第ｌ図 一実施例のλダイオードのｌ−Ｖ特性を示す図第２図 −実施例のλダイオードを２個用いた場合の構戒図第４
図 一実施例の負荷としてλダイオードを 用いたときのＩ−Ｖ特性を示す図 第３図 −実施例のλダイオードをＮ個用いた場合の構底図第５
図 第 ６ 図
図であり、 第１図はそのλダイオードの回路図、 第２図はそのλダイオードのＩ−Ｖ特性を示す図、 第３図はその負荷としてλダイオードを用いたときのＩ
−Ｖ特性を示す図、 第４図はそのλダイオードを２個用いた場合の構戒図、 第５図はそのλダイオードをＮ個用いた場合の構或図、 第６図はそのλダイオードをＮ個用いた場合の［−Ｖ特
性を示す図、 第７図はその多値メモリに応用した場合の読み出し回路
を示す図である。 ■ａ〜ＩＮ・・・・・・λダイオード、・・・・・・Ｎ
ＭＯＳトランジスタ、 ・・・・・・ＰＭＯＳトランジスタ、 Ｒ１・・・・・・抵抗、 ・・・・・・ゲートトランジスタ、 ・・・・・・出力トランジスタ。 一実施例のλダイオードの回路図 第ｌ図 一実施例のλダイオードのｌ−Ｖ特性を示す図第２図 −実施例のλダイオードを２個用いた場合の構戒図第４
図 一実施例の負荷としてλダイオードを 用いたときのＩ−Ｖ特性を示す図 第３図 −実施例のλダイオードをＮ個用いた場合の構底図第５
図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 デプレッション形のＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタを直列に接続し、ゲ
ート電位をＰチャネルＭＯＳトランジスタは高電位側に
、ＮチャネルＭＯＳトランジスタは低電位側に接続して
λダイオードを構成し、該λダイオードを直列にＮ個接
続し、 λダイオードの電流が最小になる安定電位を用いて（Ｎ
＋１）種類のデータ保持を行うようにしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192029A JPH0358385A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1192029A JPH0358385A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358385A true JPH0358385A (ja) | 1991-03-13 |
Family
ID=16284412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1192029A Pending JPH0358385A (ja) | 1989-07-25 | 1989-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872561B1 (ko) * | 2002-08-19 | 2008-12-08 | 하이디스 테크놀로지 주식회사 | 배향막 형성 전사판 |
-
1989
- 1989-07-25 JP JP1192029A patent/JPH0358385A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872561B1 (ko) * | 2002-08-19 | 2008-12-08 | 하이디스 테크놀로지 주식회사 | 배향막 형성 전사판 |
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