JPH0358470A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 半導体基板上に設けられる素子分離領域が、選択的に設
けられた第１の絶縁膜及び前記第１の絶縁膜の側壁にＲ
ＩＥ　（反応性イオンエッチング〉法によりセルファラ
インに設けられた第２の絶縁膜とにより形成され、一方
、半導体基板に設けられる二種の不純物ウェル領域が、
第３の絶縁膜を埋め込んだトレンチにより画定されてい
る構造を有しているため、バーズビークの存在しない構
造に形成できることによる素子領域の微細化、ゲート酸
化膜耐圧の改善及びキャリア寿命の改善を、第１の絶縁
膜段差を側壁に形成する第２の絶縁膜で緩和できること
によるステップ力バレッジの良い配線体の形成を、素子
分離領域形成用絶縁膜の膜ベリを最少限に抑え、配線体
の容量を減少させることによる高速化を、不純物ウェル
領域の境界が微細なトレンチにより形成できることによ
る高集積化を可能とした半導体装Ｎ９ ［産業上の利用分野］ 本発明はＭＩＳ型半導体装置に係り、特に、微細な素子
分離領域及び不純物ウェル分離領域を有する高集積な半
導体集積回路の形成を可能とした半導体装置に関する９ 従来、半導体集積回路の素子分離領域の形成に関しては
、窒化膜を使用した選択酸化による、いわゆるＬＯＣＯ
Ｓ法によりおこなわれているが、ＬＯＣＯＳ法により必
ず生じてしまうストレスを誘引するバーズビークにより
、素子形成領域の微細化が難しい、薄膜化されたゲート
酸化膜の耐圧が劣化する、エレクトロン又はホールの容
易なトラップにより寿命が劣化する等の問題及び不純物
ウェル領域の分離に関しては、不純物ウェル領域をセル
ファラインに形成できないため、不純物の横方向拡散が
極めて大きく微細化できない問題等が顕著になってきて
おり、高集積化への妨げになりつつある。そこでバーズ
ビークの存在しない素子分離領域の形成及ひ１：ルファ
ラインによる微細な不純物ウェル領域の形成を実現でき
る手段が要望されている９ ［従来の技術］ 第５図は従来の半導体装置の模式側断面図である。５１
はｐ〜型シリコン（Ｓｉ）基板、５２はｐ型ウェル領域
、５３はｎ型ウェル領域、５４はｐ型チャネルストッパ
ー領域、５５はｎ型チャネルストッパー領域、５６はフ
ィールド酸化膜、５７はｎ十型ソースドレイン領域、５
８はｐ十型ソースドレイン領域、５９はゲート酸化膜、
６０はゲート電極、６１はブロック用酸化膜、６２は燐
珪酸ガラス（ＰＳＧ）膜、６３は旧配線を示している。

同図において、ｐ−型シリコン（Ｓ１）基Ｗ．５１に選
択的にｐ型ウェル領域５２及びｎ型ウェル領域５３が設
けられており、前記ｐ型ウェル領域５２にはＮチャネル
トランジスタが、前記ｎ型ウェル領域５３にはＰチャネ
ルトランジスタがそれぞれ選択的に形成されている．素
子分離領域はＬＯＣＯＳ法により形成されており、スト
レスを内在するバーズビークが存在している，ＬＯＣＯ
Ｓ法によれば、素子分離領域の段差をバーズビークによ
り緩和でき、ステップ力バレッジの良い配線体を形成で
きるという利点を持つが、このバーズビークの存在によ
り、素子形成領域の微細化が難しい、薄膜化されたゲー
ト酸化膜の耐圧が劣化する、エレクトロン又はホールの
容易なトラップにより寿命が劣化する等の欠点がある。

又、ＬＯＣＯＳ法による素子分離では素子分離絶縁膜を
容易には厚くできないため配線容量が大きくなり、高速
化には不利であるという欠点もある．一方、不純物ウェ
ル領域はセルファラインに形成されていないため、境界
領域においては、不純物ウェル領域の横方向拡散を考慮
してかなりのスペースを持って形戊されており、集積度
が上がっていない。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、ＬＯＣＯＳ法によるバーズビークの存在により
、素子形成領域の微細化が難しがったこと、薄膜化され
たゲート酸化膜の耐圧が劣化すること、エレクトロン又
はホールの容易なトラップにより寿命が劣化すること等
の改善ができなかったこと，素子分離絶縁膜を容易には
厚くできないため配線容量が大きくなり、高速化が達戒
できなかったこと、及び不純物ウェル領域をセルファラ
イン形成できないため高集積化が達成できなかったこと
である９ ［問題点を解決するための手段］ 上記問題点は、半導体基板上に選択的に設けられた第１
の絶縁膜及び前記第１の絶縁膜の側壁に設けられた第２
の絶縁膜とにより素子分離領域が形成され、且つ前記第
１の絶縁膜下の前記半導体基板に選択的に設けられた第
３の絶縁膜を埋め込んだトレンチにより不純物ウェル領
域が画定されていることを特徴とする本発明の半導体装
置によって解決される９ ［作　用］ 即ち本発明の半導体装置においては、半導体基板上に設
けられる素子分離領域が、選択的に設けられた第１の絶
縁膜及び前記第１の絶縁膜の側壁にＲＩＥ　（反応性イ
オンエッチング）法によりセルファラインに設けられた
第２の絶縁膜とにより形成され、一方、半導体基板に設
けられる二種の不純物ウェル領域が、第３の絶縁膜を埋
め込んだトレンチにより画定されている構造に形成され
ている９したがって、素子分離領域を選択酸化による、
いわゆるＬＯＣＯＳ法を使用せずに形成できるため、即
ちストレスを内在させるバーズビークの存在しない構造
に形成できるため、微細な素子領域を形成できることに
よる高集積化を、ゲート酸化膜の耐圧を改善できること
による高性能化を、エレクトロン又はホールがトラップ
されにくくなり、キャリア寿命が改善できることによる
高信頼性を可能にすることができる９又、第１の絶縁膜
段差を側聖に形戊する第２の絶縁膜で緩和できることに
よるステップ力バレッジの良い配線体の形成も可能にす
ることができる９さらに、素子分離領域形成用絶縁膜の
膜べりをエッチングストッパー膜の形成により、最少限
に抑えることができるため配線体の容量を減少させるこ
とができることによる高速化も可能にすることができる
９そのうえ、絶縁膜を埋め込んだトレンチにより不純物
ウェル領域をセルファラインに形成できることによる高
集積化をも可能にすることができる．即ち、極めて高性
能、高信頼、高速且つ高集積な半導体集積回路の形成を
可能とした半導体装置を得ることができる９ ［実施例］ 以下本発明を、図示実施例により具体的に説明する．第
１図は本発明の半導体装置における第１の実施例の模式
側断面図、第２図は本発明の半導体装置における第２の
実施例の模式側断面図、第３図は本発明の半導体装置に
おける第３の実施例の模式側断面図、第４図（ａ）〜（
ｄ）は本発明の半導体装置における製造方法の一実施例
の工程断面図である９ 全図を通じ同一対象物は同一符号で示す，第１図はｐ型
シリコン基板を用いた際の本発明の半導体装置における
第１の実施例の模式側断面図で、１はｔＯ　　ｃｍ　　
程度のｐ一型シリコン（Ｓｉ）基板、２は１０　　ｃｍ
　　程度のｐ型ウェル領域、３は１０　　ｃｍ　　程度
のｎ型ウェル領域、４ａは不純物ウェル頭域分離用トレ
ンチ、４ｂはトレンチ埋め込み用の第３の絶縁膜、５ａ
は０．８Ｆ一程度の素子分離領域形成用の第１の絶縁膜
、５ｂは幅０．卆一程度の素子分離・領域形成用の第２
の絶縁膜（（１！ｌ壁絶縁膜）、５Ｃは２０ｎｍ程度の
下地酸化膜、６は１０”’ＣＩ−３程度のｎ＋型ソース
ドレイン領域、７は１０　　ｃ鵬　程度のｐ＋型ソース
ドレイン領域、８は２０ｎ鵬程度のゲート酸化膜、９は
３００　ｎ一程度のゲート電極、１０はＳｏｎ一程度の
ブロック用酸化膜、１１は０，８７一程度の燐珪酸ガラ
ス（ＰＳＧ）膜、１２は１Ｐｌ程度のＡ１配線を示して
いる． 同図において、ｐ一型シリコン（Ｓｉ）基板１に選択的
に第１の絶縁膜５ａが設けられ、前記第１の絶縁膜５ａ
の側壁にＲＩＥ法によりセルファラインに第２の絶縁Ｂ
ｓｂが設けられ、前記第１の絶縁膜５ａ及び第２の絶縁
膜５ｂとにより素子分離領域が形成されている．又、前
記第１の絶縁膜５ａ下の前記ｐ一型シリコン（Ｓｉ）基
板１に選択的に設けられた第３の絶縁膜４ｂを埋め込ん
だトレンチ４ａにより、ｐ型ウェル領域２及びｎ型ウェ
ル領域３が分離形成されている．隣接するｎ型ウェル領
域３どうしが第３の絶縁膜４ｂを埋め込んだトレンチ４
ａにより分離されているのはそれぞれのｎ型ウェル領域
３に加えられる電位が異なっていることを示している．
したがって、素子分離領域を選択酸化によるＬＯＣＯＳ
法を使用せずに形成できるため、即ちストレスを内在さ
せるバーズビークの存在しない構造に形成できるため、
微細な素子領域を形成できることによる高集積化を、ゲ
ート酸化膜の耐圧を改善できることによる高性能化を、
エレクトロン又はホールがトラップされにくくなり、キ
ャリア寿命が改善できることによる高信頼性を可能にす
ることができる。又、第１の絶縁膜段差を側壁に形成す
る第２の絶縁膜で緩和できることによるステップ力バレ
ッジの良い配線体の形威も可能にすることができる。さ
らに、素子分離領域形成用絶縁膜の膜べりをエッチング
ストッパー膜の形成により、最少限に抑えることができ
るため配線体の容量を減少させることができることによ
る高速化も可能にすることができる．そのうえ、絶縁膜
を埋め込んだトレンチにより不純物ウェル領域をセルフ
ァラインに形成できることによる高集積化をも可能にす
ることができる．なお、同実施例においては、チャネル
ストッパー領域は形成されておらず、やや高濃度のｐ型
及びｎ型ウェル領域がその役割を兼ねている．　　７ 第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜４ｂ、５ｂ〜１２は第１図と同じ物
を、５ａｒ＋は素子分離領域形成用の燐珪酸ガラス（Ｐ
ＳＧ）膜、５ａｐは素子分離領域形成用の硼珪酸ガラス
（ＢＳＧ）膜、１３はｎ型チャネルストッパー領域、１
４はｐ型チャネルストッパー領域を示している． 同図においては、素子分離領域を形成する第１の絶縁膜
がｎ型不純物を含む燐珪酸ガラス（ＰＳＧ）膜５ａｎ及
びｐ型不純物を含む硼珪酸ガラス（ＢＳＧ）膜５ａｐか
らなっており、且つ燐珪酸ガラス（ＰＳＧ）膜Ｓａｎ下
にはｎ型チャネルストッパー領域１３が、硼珪酸ガラス
（ＢＳＧ）膜Ｓａｐ下にはｐ型チャネルストッパー領域
１４が形成されていることを除き第１図と同じ楕造を形
成している．第１図の効果に加え、ｎ型及びｐ型チャネ
ルストッパー領域を独立に形威できるため、ｎ型及びｐ
型ウェル領域の不純物濃度を低濃度に形成できるので、
接合容量の低減及び移動度の増大がはかれることになり
高速化にはさらに有利である， 第３図は本発明の半導体装置における第３の実施例の模
式側断面図で、１〜１２は第１図と同じ物を示している
． 同図においては、素子分離領域を形成する第１の絶縁膜
５ａが、第３の絶縁膜４ｂを埋め込んで設けられたトレ
ンチ４ａ直上部において、第３の絶縁膜４ｂを含んで形
成されていること及び第１の絶縁膜５ａの側壁に形成さ
れる第２の絶縁膜５ｂが第３の絶縁膜４ｂと同一物で且
つ同時に形成されていることを除き第１図と同じ構造を
形成している。第１図の効果に加え、素子分離領域にセ
ルファラインに第３の絶縁膜を埋め込んで設けられたト
レンチが形成されるため（トレンチ領域を開孔した第１
の絶縁膜を形或して後トレンチを形成する〉素子形成領
域と不純物ウェル領域がセルファラインに形成できるの
で高集積化にはさらに有利である。

次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第４図（ａ）〜（ｄ）及び第１図を参照して説明
する。

第４図（ａ） 通常の技法を適用することにより、ｐ一型シリコン（Ｓ
ｉ　）基板１上に酸化膜及び窒化膜を順次成長する．次
いで通常のフォトリソグラフィー技術を利用し、選択的
に前記窒化膜、酸化膜、ｐ一型シリコン（Ｓｉ）基板１
を開孔し、５Ｐ一程度の深さを持つトレンチ４ａを形成
する．次いで化学気相戒長法により絶縁Ｊｌ！（酸化！
）を戒長させ、異方性ドライエッチングによりトレンチ
４ａに化学気相成長絶縁膜（酸化ＦｙＡ）４ｂを埋め込
む．次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）及びトレンチ埋め込み絶縁膜４ｂ
をマスク層として、硼素をイオン注入してｐ型ウェル領
域２を、燐をイオン注入してｎ型ウェル領域３をそれぞ
れ選択的に順次画定する。次いで高温でランニングし所
望の深さを持つｐ型ウェル領域２及びｎ型ウェル領域３
を形成する．次いで窒化膜及び酸化膜をエッチング除去
する。

第４図（ｂ） 次いで酸化膜（下地酸化膜）５ｃ、化学気相戒長酸化膜
（第１の絶縁膜）５ａ及び窒化Ｍ（膜へり防止膜）５ｄ
を順次戒長ずる。次いで通常のフォトリソグラフィー技
術を利用し、選択的に前記窒化膜５ｄ、化学気相成長酸
化膜（第１の絶縁膜）５ａ及び酸化Ｍ（下地酸化！）５
ｃを順次エッチング除去し、素子分離領域の一部を構成
する第１の絶縁膜５ａを形成する。次いで素子分離領域
の一部を横戒する第２の絶縁膜５ｂを形成するために化
学気相成長酸化膜を成長させ、ＲＩＥ法により異方性ド
ライエッチングし、第１の絶縁膜５ａの側壁にセルファ
ラインに第２の絶縁膜（側壁絶縁膜＞５ｂを残し素子分
離領域を形成する． 第４図（Ｃ） 次いでゲート酸化膜８、多結晶シリコン膜を順次成長さ
せる９次いで通常のフォトリソグラフィー技術を利用し
、前記多結晶シリコン膜をバターニングし、ゲート電極
９を形成する． 第４図（ｄ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト〈図示せず）、第１の絶縁膜５ａ、第２の絶縁膜（
（！１１壁絶縁膜＞５ｂ及びゲート電極９をマスク層と
して、砒素をイオン注入してｎ十型ソースドレイン領域
６を、硼素をイオン注入してｐ十型ソースドレイン領域
７をそれぞれ選択的に順次画定する９ 第１図 次いで膜へり防止膜（窒化膜）５ｄをボイルした燐酸に
よりエッチング除去する。次いで不要部のゲート酸化ｆ
ｙＪ．８をエッチング除去する。次いでブロック用酸化
ｆｉｌＯ、燐珪酸ガラス（ＰＳＧ）膜１１を順次成長さ
せる。次いでやや高温処理を施し所望の深さを持つｎ十
型ソースドレイン領域６及びｐ＋型ソースドレイン領域
７を形成する。次いで通常の技法を適用することにより
電極コンタクト窓の形成、ＡＩ配線１２の形成等をおこ
ない半導体装置を完成する． 上記製遣方法においては、第１の絶縁膜上に膜べり防止
膜（窒化膜）を設けているが、第１の絶縁膜の側壁に第
２の絶縁膜を形成する際、第１の絶縁膜が十分残される
エッチングが可能であれば前記膜べり防止ＪｌＫ（窒化
膜）は省略してもさしつかえない．又、膜べり防止膜（
窒化膜）をそのまま残し素子分離領域形成用の第１の絶
縁膜の一部としでもよい。なお上記実施例においては第
１の絶縁膜下に下地酸化膜を設けているが、前記下地酸
化膜を設けなくとも本発明は成立する．以上実施例に示
したように、本発明の半導体装置によれば、素子分離領
域を選択酸化による、いわゆるＬＯＣＯＳ法を使用せず
に形成できるため、即ちストレスを内在させるバーズビ
ークの存在しない構造に形成できるため、微細な素子領
域を形成できることによる高集積化を、ゲート酸化膜の
耐圧を改善できることによる高性能化を、エレクトロン
又はホールがトラップされにくくなり、キャリア寿命が
改善できることによる高信頼性を可能にすることができ
る。又、第１の絶縁膜段差を側壁に形戊する第２の絶縁
膜で緩和できることによるステップ力バレッジの良い配
線体の形成も可能にすることができる。さらに、素子分
離領域形成用絶縁膜の膜ベリをエッチングストッパー膜
の形成により、最少限に抑えることができるため配線体
の容量を減少させることができることによる高速化も可
能にすることができる。そのうえ、絶縁膜を埋め込んだ
トレンチにより不純物ウェル領域をセルファラインに形
成できることによる高集積化をも可能にすることができ
る． ［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、素子分離領域が第１の絶縁膜及び前記第１の
絶縁膜の側壁にセルファラインに設けられた第２の絶縁
膜とにより形成され、且つ不純物ウェル領域が第３の絶
縁膜を埋め込んだトレンチにより画定されている構造に
形或されているため、バーズビークの存在しない構造に
形成できることによる素子領域の微細化、ゲート酸化膜
耐圧の改善及びキャリア寿命の改善を、第１の絶縁膜段
差を側壁に形成する第２の絶縁膜で綾相できることによ
るステップ力バレッジの良い配線体の形成を、素子分離
領域形成用絶縁膜の膜べりを最少限に抑え、配線体の容
量を減少させることによる高速化を、不純物ウェル領域
の境界が微細なトレンチにより形成できることによる高
集積化をも可能にすることができる。即ち、極めて高性
能、高信頼、高速且つ高集積な半導体集積回路の形成を
可能とした半導体装置を得ることができる９

【図面の簡単な説明】

第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図（ａ）〜
（ｄ）は本発明の半導体装置における製造方法の一実施
例の工程断面図、第５図は従来の半導体装置の模式側断
面図である図において、 １はｐ一型シリコン（Ｓｉ）基板、 ２はｐ型ウェル領域、 ３はｎ型ウェル領域、 ４ａは不純物ウェル領域分離用トレンチ、４ｂはトレン
チ埋め込み用の第３の絶縁膜、５ａは素子分離領域形成
用の第１の絶縁膜、５ａｎは素子分離領域形成用の燐珪
酸ガラス（ＰＳＧ）　Ｊ＆Ｉ、 ５ａｐは素子分離領域形成用の硼珪酸ガラス（　ＢＳＧ
）膜、 ５ｂは素子分離領域形成用の第２の絶縁Ｍ（側壁絶縁膜
〉、 ５Ｃは下地酸化膜、 ５ｄは膜べり訪止膜（窒化膜）、 ６はｎ十型ソースドレイン領域、 ７はｐ十型ソースドレイン領域、 ８はゲート酸化膜、 ９はゲート電極、 １０はブロック用酸化膜、 １１は燐珪酸ガラス（ＰＳＧ）膜、 １２はＡＩ配線、 １３はｎ型チャネルストッパー領域、 １４はｐ型チャネルストッパー領域 を示す．

Claims (4)

【特許請求の範囲】
1. （１）半導体基板上に選択的に設けられた第１の絶縁膜
   及び前記第１の絶縁膜の側壁に設けられた第２の絶縁膜
   とにより素子分離領域が形成され、且つ前記第１の絶縁
   膜下の前記半導体基板に選択的に設けられた第３の絶縁
   膜を埋め込んだトレンチにより不純物ウェル領域が画定
   されていることを特徴とする半導体装置。
2. （２）前記第１の絶縁膜は不純物を含み、前記第２及び
   第３の絶縁膜は不純物を含まず、且つ前記第１の絶縁膜
   直下部の前記半導体基板には、不純物チャネルストッパ
   ー領域が設けられていることを特徴とする特許請求の範
   囲第１項記載の半導体装置。
3. （３）素子分離領域を形成する前記第１の絶縁膜が、前
   記第３の絶縁膜を埋め込んで設けられたトレンチ直上部
   において、前記第３の絶縁膜を含んで形成されているこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。
4. （４）前記第１の絶縁膜が異なる複数の絶縁膜からなる
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。