JPH0358545B2 - - Google Patents
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- JPH0358545B2 JPH0358545B2 JP59220901A JP22090184A JPH0358545B2 JP H0358545 B2 JPH0358545 B2 JP H0358545B2 JP 59220901 A JP59220901 A JP 59220901A JP 22090184 A JP22090184 A JP 22090184A JP H0358545 B2 JPH0358545 B2 JP H0358545B2
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- JP
- Japan
- Prior art keywords
- dielectric film
- film
- capacitor
- forming
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、MOS型ダイナミツクRAM等のよ
うなMOSキヤパシタを含む半導体記憶装置およ
び半導体記憶装置の製造方法に関するものであ
る。
うなMOSキヤパシタを含む半導体記憶装置およ
び半導体記憶装置の製造方法に関するものであ
る。
従来のMOS型ダイナミツクRAMにおける
MOSキヤパシタとしては第２図に示したものが
ある。第２図ａ〜ｇは従来の半導体記憶装置の製
造工程を示す断面図である。
MOSキヤパシタとしては第２図に示したものが
ある。第２図ａ〜ｇは従来の半導体記憶装置の製
造工程を示す断面図である。
第２図ａ〜ｇにおいて、１は半導体基板、２は
各素子間分離のための厚い酸化膜等の分離誘電体
膜、３はコンデンサ誘電体膜で、ゲート誘電体膜
を兼ねている。４はポリシリコン等からなるコン
デンサ電極、９は同じくポリシリコン等からなる
ゲート電極、１０は前記半導体基板１とは反対の
導電型を有する不純物をもつ拡散領域、１１は上
層のコンデンサ電極４およびゲート電極９との絶
縁分離を行う絶縁誘電体膜、１２はＡ１などから
なる電極配線である。
各素子間分離のための厚い酸化膜等の分離誘電体
膜、３はコンデンサ誘電体膜で、ゲート誘電体膜
を兼ねている。４はポリシリコン等からなるコン
デンサ電極、９は同じくポリシリコン等からなる
ゲート電極、１０は前記半導体基板１とは反対の
導電型を有する不純物をもつ拡散領域、１１は上
層のコンデンサ電極４およびゲート電極９との絶
縁分離を行う絶縁誘電体膜、１２はＡ１などから
なる電極配線である。
次に、従来の半導体記憶装置の製造方法を第２
図に従つて説明する。
図に従つて説明する。
図２ａのようなシリコン等からなる半導体基板
１に通常の素子間分離酸化膜形成法によつて、第
２図ｂのように選択的に分離誘電体膜２を形成す
る。しかる後、酸化されていない半導体基板１の
表面にコンデンサ誘電体膜３を形成し、そのコン
デンサ誘電体膜３の上に第２図ｃに示すようにコ
ンデンサ電極４として、例えばリン等を含む
CVDポリシリコンを形成する。次に、第２図ｄ
にようにゲート電極９を形成する。その後、例え
ば第２図ｅのようにイオン注入のような方法で、
ポリシリコンによつて覆われていない半導体基板
１の表面から不純物を導入して、拡散領域１０を
形成する。次に、第２図ｆに示すように、拡散領
域１０にコンタクト穴を残して、絶縁誘電体膜１
１を形成した後、Ａ１等の金属からなる電極配線
１２によつて配線を形成して第２図ｇに示すよう
なMOS型ダイナミツクRAMの半導体記憶装置が
完成する。
１に通常の素子間分離酸化膜形成法によつて、第
２図ｂのように選択的に分離誘電体膜２を形成す
る。しかる後、酸化されていない半導体基板１の
表面にコンデンサ誘電体膜３を形成し、そのコン
デンサ誘電体膜３の上に第２図ｃに示すようにコ
ンデンサ電極４として、例えばリン等を含む
CVDポリシリコンを形成する。次に、第２図ｄ
にようにゲート電極９を形成する。その後、例え
ば第２図ｅのようにイオン注入のような方法で、
ポリシリコンによつて覆われていない半導体基板
１の表面から不純物を導入して、拡散領域１０を
形成する。次に、第２図ｆに示すように、拡散領
域１０にコンタクト穴を残して、絶縁誘電体膜１
１を形成した後、Ａ１等の金属からなる電極配線
１２によつて配線を形成して第２図ｇに示すよう
なMOS型ダイナミツクRAMの半導体記憶装置が
完成する。
その動作は、拡散領域１０がソースになり、図
示されていない配線によつて接続されているゲー
ト電極９に電圧を与えるか否かでMOSトランジ
スタがオン、オフし、コンデンサ電極４およびコ
ンデンサ誘導体膜３の下に帯電している電荷によ
る電位を読み書きする。
示されていない配線によつて接続されているゲー
ト電極９に電圧を与えるか否かでMOSトランジ
スタがオン、オフし、コンデンサ電極４およびコ
ンデンサ誘導体膜３の下に帯電している電荷によ
る電位を読み書きする。
従来のMOS型ダイナミツクRAMは前記のよう
な構成を有するので、記憶容量素子としてのキヤ
パシタ容量を大きくするためには面積を広くする
か、コンデンサ誘電体膜厚を薄くすることが必要
であり、前者は高密度化をする上で限界があり、
後者は信頼性の観点から100Å以下にはできない
という問題点がある。
な構成を有するので、記憶容量素子としてのキヤ
パシタ容量を大きくするためには面積を広くする
か、コンデンサ誘電体膜厚を薄くすることが必要
であり、前者は高密度化をする上で限界があり、
後者は信頼性の観点から100Å以下にはできない
という問題点がある。
この発明は、かかる問題点を解決するためにな
されたもので、同じメモリセル面積であれば容量
の大きな、また逆に同じ容量であればメモリセル
面積の小さな半導体記憶装置を得ることを目的と
するものである。
されたもので、同じメモリセル面積であれば容量
の大きな、また逆に同じ容量であればメモリセル
面積の小さな半導体記憶装置を得ることを目的と
するものである。
この発明の半導体記憶装置は、半導体基板上に
形成された各素子を分離するための分離誘電体膜
と、この分離誘電体膜が形成されていない半導体
基板が露出した表面に形成されたコンデンサ誘電
体膜と、このコンデンサ誘電体膜と分離誘電体膜
上に延在して形成されたコンデンサ電極とからな
るMOSコンデンサと、 分離誘電体膜上でかつコンデンサ電極の端部に
対応する位置にコンタクト穴が設けられた絶縁誘
電体膜と、コンタクト穴を介してコンデンサ電極
にオーミツク接続された半導体膜と、この半導体
膜上に形成されたゲート誘電体膜と、このゲート
誘電体膜上に形成されたゲート電極とからなる
MOSトランジスタと、 を備えたものである。
形成された各素子を分離するための分離誘電体膜
と、この分離誘電体膜が形成されていない半導体
基板が露出した表面に形成されたコンデンサ誘電
体膜と、このコンデンサ誘電体膜と分離誘電体膜
上に延在して形成されたコンデンサ電極とからな
るMOSコンデンサと、 分離誘電体膜上でかつコンデンサ電極の端部に
対応する位置にコンタクト穴が設けられた絶縁誘
電体膜と、コンタクト穴を介してコンデンサ電極
にオーミツク接続された半導体膜と、この半導体
膜上に形成されたゲート誘電体膜と、このゲート
誘電体膜上に形成されたゲート電極とからなる
MOSトランジスタと、 を備えたものである。
また、この発明の半導体記憶装置の製造方法
は、半導体基板上に各素子を分離する分離誘電体
膜を形成する工程、この分離誘電体膜が形成され
ていない半導体基板が露出した表面にコンデンサ
誘電体膜を形成する工程、このコンデンサ誘電体
膜と分離誘電体膜上に延在させてコンデンサ電極
を形成する工程、絶縁誘電体膜を形成する工程、
分離誘電体膜上でかつコンデンサ電極の端部に対
応する位置にコンタクト穴を形成する工程、半導
体膜を形成する工程、この半導体膜上にゲート誘
電体膜を形成する工程、さらにその上にゲート電
極を形成する工程、このゲート電極をマスクとし
てソース、ドレインを形成する工程を含むもので
ある。
は、半導体基板上に各素子を分離する分離誘電体
膜を形成する工程、この分離誘電体膜が形成され
ていない半導体基板が露出した表面にコンデンサ
誘電体膜を形成する工程、このコンデンサ誘電体
膜と分離誘電体膜上に延在させてコンデンサ電極
を形成する工程、絶縁誘電体膜を形成する工程、
分離誘電体膜上でかつコンデンサ電極の端部に対
応する位置にコンタクト穴を形成する工程、半導
体膜を形成する工程、この半導体膜上にゲート誘
電体膜を形成する工程、さらにその上にゲート電
極を形成する工程、このゲート電極をマスクとし
てソース、ドレインを形成する工程を含むもので
ある。
この発明の半導体記憶装置においては、半導体
基板上に形成された情報または信号電荷を蓄積す
るMOSキヤパシタの情報あるいは信号を、MOS
トランジスタを制御することによつて読み出し、
または書き込みする。
基板上に形成された情報または信号電荷を蓄積す
るMOSキヤパシタの情報あるいは信号を、MOS
トランジスタを制御することによつて読み出し、
または書き込みする。
また、この発明の半導体記憶装置の製造方法に
おいては、半導体膜の形成と同時にコンデンサ電
極とのオーミツクコンタクトがとられる。また、
ソース、ドレインはゲート電極を利用してセルフ
アラインで形成できる。
おいては、半導体膜の形成と同時にコンデンサ電
極とのオーミツクコンタクトがとられる。また、
ソース、ドレインはゲート電極を利用してセルフ
アラインで形成できる。
第１図ａ〜ｇはこの発明の一実施例による半導
体記憶装置の製造工程を示す側断面図である。
体記憶装置の製造工程を示す側断面図である。
この発明の半導体記憶装置においては、第１図
ａから第１図ｂまでは従来の方法と全く同じ方法
によつて素子間分離の分離誘電体膜２を形成し、
酸化されていない半導体基板１が露出した表面に
コンデンサ誘電体膜３を形成し、さらに、第１図
ｃのように、その上にコンデンサ電極４を分離誘
電体膜２上に延在して形成する。以上でMOSキ
ヤパシタが形成される。
ａから第１図ｂまでは従来の方法と全く同じ方法
によつて素子間分離の分離誘電体膜２を形成し、
酸化されていない半導体基板１が露出した表面に
コンデンサ誘電体膜３を形成し、さらに、第１図
ｃのように、その上にコンデンサ電極４を分離誘
電体膜２上に延在して形成する。以上でMOSキ
ヤパシタが形成される。
次に、第１図ｄに示すように、絶縁誘電体膜５
として、熱酸化シリコン膜、熱窒化シリコン膜あ
るいは減圧CVD法による窒化シリコン膜やそれ
らの複合体を用いて形成する。この場合、コンデ
ンサ電極４の端部に対応する位置にコンタクト穴
を設けるが、このコンタクト穴は分離誘電体２上
に必ず位置するように形成する。さらに、第１図
ｅに示すように、絶縁誘電体膜５の上に、例えば
ポリシリコンのような半導体膜質となりうるもの
を形成し、短時間アニールやレーザアニールなど
の再結晶化の技術を応用して半導体膜６とする。
これにより半導体膜６はその形成と同時にコンデ
ンサ電極４とのコンタクトがなされる。その後、
通常のMOSトランジスタを従来と同じ方法で形
成する。すなわち、第１図ｆのように半導体膜６
の上にゲート誘電体膜７を形成したのち、第１図
ｇのようにポリシリコンからなるゲート電極８を
介して、例えばイオン注入やデポジシヨンによつ
てゲート誘電体膜３の直上にMOSトランジスタ
を形成する。
として、熱酸化シリコン膜、熱窒化シリコン膜あ
るいは減圧CVD法による窒化シリコン膜やそれ
らの複合体を用いて形成する。この場合、コンデ
ンサ電極４の端部に対応する位置にコンタクト穴
を設けるが、このコンタクト穴は分離誘電体２上
に必ず位置するように形成する。さらに、第１図
ｅに示すように、絶縁誘電体膜５の上に、例えば
ポリシリコンのような半導体膜質となりうるもの
を形成し、短時間アニールやレーザアニールなど
の再結晶化の技術を応用して半導体膜６とする。
これにより半導体膜６はその形成と同時にコンデ
ンサ電極４とのコンタクトがなされる。その後、
通常のMOSトランジスタを従来と同じ方法で形
成する。すなわち、第１図ｆのように半導体膜６
の上にゲート誘電体膜７を形成したのち、第１図
ｇのようにポリシリコンからなるゲート電極８を
介して、例えばイオン注入やデポジシヨンによつ
てゲート誘電体膜３の直上にMOSトランジスタ
を形成する。
この新しい記憶容量素子としてのMOSキヤパ
シタの構造では、MOSトランジスタのゲート電
極８と半導体基板１上に形成されるMOSキヤパ
シタが同一レベルになく、素子の縦方向に重畳し
て作られているために、１トランジスタ、１キヤ
パシタで構成されるメモリセルの占有面積を小さ
くすることができる。
シタの構造では、MOSトランジスタのゲート電
極８と半導体基板１上に形成されるMOSキヤパ
シタが同一レベルになく、素子の縦方向に重畳し
て作られているために、１トランジスタ、１キヤ
パシタで構成されるメモリセルの占有面積を小さ
くすることができる。
通常のメモリセルにおいては、トランジスタの
占める面積が1/3程度あるが、この発明において
は、このトランジスタをMOSキヤパシタ上に形
成することができるので、面積を縮小するか、面
積はそのままにしてキヤパシタの容量を大きくす
るかのいずれかを適用することができる。
占める面積が1/3程度あるが、この発明において
は、このトランジスタをMOSキヤパシタ上に形
成することができるので、面積を縮小するか、面
積はそのままにしてキヤパシタの容量を大きくす
るかのいずれかを適用することができる。
なお、上記実施例では、１トランジスタ、１キ
ヤパシタのダイナミツクRAMとして立体構成し
たものを示したが、他の多くのデバイスにおい
て、この２層構造を適用することができることは
言うまでもないことである。
ヤパシタのダイナミツクRAMとして立体構成し
たものを示したが、他の多くのデバイスにおい
て、この２層構造を適用することができることは
言うまでもないことである。
以上説明したように、この発明の半導体記憶装
置では、MOSコンデンサの上にMOSトランジス
タを形成したので、メモリセル面積を従来の2/3
に減少させることができる。また、逆に従来の同
じメモリセル面積の場合は、従来の1.5倍以上の
容量を得ることができる。
置では、MOSコンデンサの上にMOSトランジス
タを形成したので、メモリセル面積を従来の2/3
に減少させることができる。また、逆に従来の同
じメモリセル面積の場合は、従来の1.5倍以上の
容量を得ることができる。
そして、コンデンサ電極がコンデンサ誘電体膜
の全面上のみでなく、分離誘電体膜上に延在して
いるため、コンデンサ誘電体膜の周縁部からのリ
ークを防止できる。
の全面上のみでなく、分離誘電体膜上に延在して
いるため、コンデンサ誘電体膜の周縁部からのリ
ークを防止できる。
また、特にコンデンサ電極と半導体膜とのオー
ミツクコンタクトが分離誘電体膜上において行わ
れているので、素子全体を大型化することなくコ
ンタクト穴の形成時におけるダメツジが素子特性
に影響を与えることがない。
ミツクコンタクトが分離誘電体膜上において行わ
れているので、素子全体を大型化することなくコ
ンタクト穴の形成時におけるダメツジが素子特性
に影響を与えることがない。
また、この発明の半導体記憶装置の製造方法で
は、半導体膜の形成と同時にコンデンサ電極との
オーミツクコンタクトをとることができる。ま
た、ゲート電極を利用してセルフアラインでソー
ス、ドレインを形成することができ、製造工程が
従来よりも簡単になる利点がある。
は、半導体膜の形成と同時にコンデンサ電極との
オーミツクコンタクトをとることができる。ま
た、ゲート電極を利用してセルフアラインでソー
ス、ドレインを形成することができ、製造工程が
従来よりも簡単になる利点がある。
第１図ａ〜ｇはこの発明の一実施例による半導
体記憶装置の製造工程を示す側断面図、第２図ａ
〜ｇは従来の半導体記憶装置の製造工程を示す側
断面図である。 図中、１は半導体基板、２は分離誘電体膜、３
はコンデンサ誘電体膜、４はコンデンサ電極、５
は絶縁誘電体膜、６は半導体膜、７はゲート誘電
体膜、８はゲート電極である。なお、各図中の同
一符号は同一または相当部分を示す。
体記憶装置の製造工程を示す側断面図、第２図ａ
〜ｇは従来の半導体記憶装置の製造工程を示す側
断面図である。 図中、１は半導体基板、２は分離誘電体膜、３
はコンデンサ誘電体膜、４はコンデンサ電極、５
は絶縁誘電体膜、６は半導体膜、７はゲート誘電
体膜、８はゲート電極である。なお、各図中の同
一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成された各素子を分離する
ための分離誘電体膜と、この分離誘電体膜が形成
されていない前記半導体基板が露出した表面に形
成されたコンデンサ誘電体膜と、このコンデンサ
誘電体膜と前記分離誘電体膜上に延在して形成さ
れたコンデンサ電極とからなるMOSコンデンサ
と、 前記分離誘電体膜上でかつ前記コンデンサ電極
の端部に対応する位置にコンタクト穴が設けられ
た絶縁誘電体膜と、前記コンタクト穴を介して前
記コンデンサ電極にオーミツク接続された半導体
膜と、この半導体膜上に形成されたゲート誘電体
膜と、このゲート誘電体膜上に形成されたゲート
電極とからなるMOSトランジスタと、 を備えたことを特徴とする半導体記憶装置。 ２ 半導体基板上に各素子を分離する分離誘電体
膜を形成する工程、この分離誘電体膜が形成され
ていない前記半導体基板が露出した表面にコンデ
ンサ誘電体膜を形成する工程、このコンデンサ誘
電体膜と前記分離誘電体膜上に延在させてコンデ
ンサ電極を形成する工程、絶縁誘電体膜を形成す
る工程、前記分離誘電体膜上でかつ前記コンデン
サ電極の端部に対応する位置にコンタクト穴を形
成する工程、半導体膜を形成する工程、この半導
体膜上にゲート誘電体膜を形成する工程、さらに
その上にゲート電極を形成する工程、このゲート
電極をマスクとしてソース、ドレインを形成する
工程を含むことを特徴とする半導体記憶装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220901A JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220901A JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6199367A JPS6199367A (ja) | 1986-05-17 |
| JPH0358545B2 true JPH0358545B2 (ja) | 1991-09-05 |
Family
ID=16758305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220901A Granted JPS6199367A (ja) | 1984-10-19 | 1984-10-19 | 半導体記憶装置および半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6199367A (ja) |
-
1984
- 1984-10-19 JP JP59220901A patent/JPS6199367A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6199367A (ja) | 1986-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |