JPH035854A - アドレス変換装置及びアドレス変換装置における例外検出方式 - Google Patents
アドレス変換装置及びアドレス変換装置における例外検出方式Info
- Publication number
- JPH035854A JPH035854A JP1140447A JP14044789A JPH035854A JP H035854 A JPH035854 A JP H035854A JP 1140447 A JP1140447 A JP 1140447A JP 14044789 A JP14044789 A JP 14044789A JP H035854 A JPH035854 A JP H035854A
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- Japan
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- exception
- page address
- storage
- exception detection
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は主記憶装置上の各ページにある記憶キーをアド
レス変換装置に登録して使用する方式のアドレス変換装
置に関するものであａ 従来の技術 データ処理装置において、実行中のプログラムが主記憶
装置上の他のプログラム領域 オペレーティングシステ
ム領域などの記憶領域を誤ってアクセスした場合、ある
いは書き込みが禁止されている領域に誤って書き込み動
作を行なおうとした場合に記憶領域を保護するために
一般には記憶保護機構が設けられている。その一つく
主記憶装置をページなどの適当な大きさに分割し それ
ぞれ一つずつに記憶キーを設けておく方法があムこの記
憶キーをアドレス変換装置（以下、ＴＬＢと称す）の各
エントリに登録して使用する場合、従来の方式でｔｉＴ
ＬＢに入力された論理ページアドレスがＴＬＢに記憶さ
れていれｉ；ＣＲＡＭ部からその論理ページアドレスに
対応する物理ページアドレスとその論理ページの記憶キ
ーとを読み出し その真 書き込み禁止領域への書き込
へユーザーモードでのオペレーティングシステム領域へ
のアク七人 ページアウト等の例外検出を行なってい九
第３図は従来のアドレス変換装置の構成を示す図であ
も 図面において３１はＴＬ＆３１−１はＴＬＢ内の論
理ページアドレス格納部３１２は物理ページアドレス格
納部 ３１３はページの記憶キーの格納Ｒ，３２はＴＬ
Ｂから読み出された物理ページアドレス３３はＴＬＢか
ら読み出された記憶キー、３４は現在のアクセスが書き
込みを行うものか読み出しを行うものかを示したり、あ
るいはどの特権レベルを持ったアクセスであるかなどを
示す現在のアクセス状態を示す信号３５は例外検出回路
３６は例外検出信号線であも ＴＬＢ３１に論理ページ
アドレスが入力された昧 論理ページアドレス格納部３
１−１に入力された論理ページアドレスと一致するエン
トリがあれζ瓜 そのエントリの物理ページアドレス３
２が物理ページアドレス格納部３１−２から読み出され
も それと同時く前記エントリの記憶キー３３が記憶キ
ー格納部３１−３から読み出され その後、例外検出回
路３５においてページの記憶キー３３．現在のアクセス
状態を示す信号３４より書き込み禁止領域への書き込へ
ユーザーモードでのオペレーティングシステム領域へ
のアクセス ページアウト等の例外検出を行っている。
レス変換装置に登録して使用する方式のアドレス変換装
置に関するものであａ 従来の技術 データ処理装置において、実行中のプログラムが主記憶
装置上の他のプログラム領域 オペレーティングシステ
ム領域などの記憶領域を誤ってアクセスした場合、ある
いは書き込みが禁止されている領域に誤って書き込み動
作を行なおうとした場合に記憶領域を保護するために
一般には記憶保護機構が設けられている。その一つく
主記憶装置をページなどの適当な大きさに分割し それ
ぞれ一つずつに記憶キーを設けておく方法があムこの記
憶キーをアドレス変換装置（以下、ＴＬＢと称す）の各
エントリに登録して使用する場合、従来の方式でｔｉＴ
ＬＢに入力された論理ページアドレスがＴＬＢに記憶さ
れていれｉ；ＣＲＡＭ部からその論理ページアドレスに
対応する物理ページアドレスとその論理ページの記憶キ
ーとを読み出し その真 書き込み禁止領域への書き込
へユーザーモードでのオペレーティングシステム領域へ
のアク七人 ページアウト等の例外検出を行なってい九
第３図は従来のアドレス変換装置の構成を示す図であ
も 図面において３１はＴＬ＆３１−１はＴＬＢ内の論
理ページアドレス格納部３１２は物理ページアドレス格
納部 ３１３はページの記憶キーの格納Ｒ，３２はＴＬ
Ｂから読み出された物理ページアドレス３３はＴＬＢか
ら読み出された記憶キー、３４は現在のアクセスが書き
込みを行うものか読み出しを行うものかを示したり、あ
るいはどの特権レベルを持ったアクセスであるかなどを
示す現在のアクセス状態を示す信号３５は例外検出回路
３６は例外検出信号線であも ＴＬＢ３１に論理ページ
アドレスが入力された昧 論理ページアドレス格納部３
１−１に入力された論理ページアドレスと一致するエン
トリがあれζ瓜 そのエントリの物理ページアドレス３
２が物理ページアドレス格納部３１−２から読み出され
も それと同時く前記エントリの記憶キー３３が記憶キ
ー格納部３１−３から読み出され その後、例外検出回
路３５においてページの記憶キー３３．現在のアクセス
状態を示す信号３４より書き込み禁止領域への書き込へ
ユーザーモードでのオペレーティングシステム領域へ
のアクセス ページアウト等の例外検出を行っている。
発明が解決しようとする課題
従来のアドレス変換装置における例外検出方式では 物
理ページアドレスと同時に記憶キーがＴＬＢから読み出
され その喪 書き込み禁止領域への書き込＆ ユー
ザーモードでのオペレーティングシステム領域へのアク
セス ページアウト等の例外検出を行なっていたためく
物理ページアドレスが読み出されてから例外検出を行
うまで、比較的長い時間が必要であるという問題点かあ
っ九 本発明は高速に例外検出が可能なアドレス変換装
置及びアドレス変換装置における例外検出方式を提供す
ることを目的とすも 課題を解決するための手段 本発明は上述の課題を解決するたべ 論理ページアドレ
ス格納部 物理ページアドレス格納部主記憶装置上の各
ページにある記憶キー格納部を有するアドレス変換装置
において、各エントリごとに前記記憶キーとアクセスの
種類から例外検出を行なう例外検出回路を備えたもので
あ４作用 本発明法 上記の構成により、物理ページアドレスが読
み出されると同時に例外検出を行うことができるたべ
高速に例外検出が可能となも実施例 本発明の一実施例を図面とともに説明すも 第１図は本
発明のアドレス変換装置の構成図であも第１図において
ＩＩはＴ Ｌ Ｂ、 １１１はＴＬＢ内の論理ページ
アドレス格納部１１−２は物理ページアドレス格納部１
１−３は記憶キーの格納ｉ １１−４は例外検出回路
部１２はＴＬＢから読み出された物理ページアウト入１
３は現在のアクセスが書き込みを行うものか読み出しを
行うものかを示したり、あるいはどの特権レベルを持っ
たアクセスであるかなどを示す現在のアクセス状態を示
す信号１４は例外検出信号線であ＆ ＴＬＢＩＩに論
理ページアドレスが入力された隊 論理ページアドレス
格納部１１−１に入力された論理ページアドレスと一致
するエントリがあれ（′Ｌ そのエントリの物理ページ
アドレス１２が物理ページアドレス格納部１１−２から
読み出されも それと同時く そのエントリの例外検出
回路から例外検出信号１４が読み出されも例外検出回路
部１１−４ではあらかじめ各エントリごとにそのエント
リの記憶キーの内容と現在のアクセス状態を示す信号１
３から書き込み禁止領域への書き込へ ユーザーモード
でのオペレーティングシステム領域へのアクセス ペー
ジアウト等の例外検出を行っていも そのため読み出す
エントリが決まれば 物理ページアドレスを読み出すと
同時に例外検出を行なうことができも 第２図は本発明
のアドレス変換装置（ＴＬＢ）の１工ントリ分の記憶キ
ー格納部および例外検出回路を示す回路図であも なお
第２図に示すＴＬＢで（上 書き込み禁止ページへの書
き込みアクセス スーパーバイザーモードでのみアクセ
スが許されているページへのユーザーモードでのアクセ
ス ページアウト等で無効になっているページへのアク
セスが行なわれた時に例外を検出するものとすモ２１は
記憶キー格納＠ ２１１はそのページが書き込み禁止
の時に°ｌ”にセットされる書き込み禁止ビット、２１
−２はオペレーティングシステム等のスーパーバイザー
モードでのみアクセスが許されておりユーザーモードで
はアクセスが禁止されている時に”１″にセットされる
ユーザー禁止ビット、２１−３はそのページがページア
ウト等によって無効になっているかどうかを表し 有効
な時に°１′にセットされる有効ビットであａ まｆ−
２２はワードＩＬＬ ２３は現在のアクセスが書き込
みである時に２Ｈ″レベルになる書き込みアクセス信号
撒２４は現在のアクセスがユーザーモードで行なわれて
いる時に１Ｈルベルになるユーザーモード信号線２５は
例外検出回１ ２５−１は書き込み禁止のページに書き
込み動作を行おうとしていることを検出する回＠２５＝
２はユーザーモードでのアクセスが禁止されているペー
ジにユーザーモードでアクセスが行なわれていることを
検出する回ａ ２５−３はそのページが有効であるか
どうかを検出する回鍬２５−４はプリチャージ回鍬２５
−５は例外が検出された時にｌ”にセットされる例外検
出ビット、２６は検出回路２５１１ 検出回路２５−２
あるいは検出回路２５−３の中でどれか一つでも例外が
検出された場合″Ｌ５レベルとなる例外検出颯２７は例
外検出ビット２５−５の反転のビット線２８は例外検出
ビット２５−５のビット線であａ 例外検出線２６はプ
リチャージ回路２５−４内のＰチャンネル負荷トランジ
スタによって通常は°Ｈ”レベルに保たれていも しか
し 書き込み禁止領域に書き込みアクセスが起こった場
合に（友書き込み禁止ビット２１−１が”１”で書き込
みアクセス信号線２３が°Ｈ″レベルになるたべ 検出
回路２５−１内の二つのＮチャンネルトランジスタがと
もに”ＯＮ”状態となり例外検出線２６は”Ｌ”レベル
になム また ユーザーモードでのアクセスが禁止され
ているページにユーザーモードでアクセスが起こった場
合に（友 ユーザー禁止ビット２１−２がｌ′でユーザ
ーモード信号線２４がＩＴ ＨＩＩレベルになるた取
検出回路２５−２内の二つのＮチャンネルトランジスタ
がともに°ＯＮ”状態となり例外検出線２６は”Ｌ″レ
ベルなも あるい（よ 有効ビット２１−３が０”の場
合には検出回路２５−３内のＮチャンネルトランジスタ
が゛○Ｎ″状態となり例外検出線２６は″Ｌ゛レベルに
なも このようにどれか一つでも例外が検出された場合
に例外検出線２６は”Ｌ”レベルとなり、例外検出ビッ
ト２５−５は１“にセットされａＴＬＢに入力された論
理ページアドレスと一致する論理ページアドレスが論理
ページアドレス格納部にあれ（ｆＳ ワード線２２が
”Ｈ″レベルなり、物理ページアドレスが読み出される
と同時に例外検出ビット２５−５の内容がビット線２７
．２８を通して読み出され 例外検出が行なわれも 発明の効果 本発明によれば論理ページアドレス格納部 物理ページ
アドレス格納部 記憶キー格納部を有するアドレス変換
装置において、各エントリごとに前記記憶キーとアクセ
スの種類から例外検出を行う例外検出回路を備えること
により、物理ページアドレスが読み出されると同時に例
外検出を行うことができも
理ページアドレスと同時に記憶キーがＴＬＢから読み出
され その喪 書き込み禁止領域への書き込＆ ユー
ザーモードでのオペレーティングシステム領域へのアク
セス ページアウト等の例外検出を行なっていたためく
物理ページアドレスが読み出されてから例外検出を行
うまで、比較的長い時間が必要であるという問題点かあ
っ九 本発明は高速に例外検出が可能なアドレス変換装
置及びアドレス変換装置における例外検出方式を提供す
ることを目的とすも 課題を解決するための手段 本発明は上述の課題を解決するたべ 論理ページアドレ
ス格納部 物理ページアドレス格納部主記憶装置上の各
ページにある記憶キー格納部を有するアドレス変換装置
において、各エントリごとに前記記憶キーとアクセスの
種類から例外検出を行なう例外検出回路を備えたもので
あ４作用 本発明法 上記の構成により、物理ページアドレスが読
み出されると同時に例外検出を行うことができるたべ
高速に例外検出が可能となも実施例 本発明の一実施例を図面とともに説明すも 第１図は本
発明のアドレス変換装置の構成図であも第１図において
ＩＩはＴ Ｌ Ｂ、 １１１はＴＬＢ内の論理ページ
アドレス格納部１１−２は物理ページアドレス格納部１
１−３は記憶キーの格納ｉ １１−４は例外検出回路
部１２はＴＬＢから読み出された物理ページアウト入１
３は現在のアクセスが書き込みを行うものか読み出しを
行うものかを示したり、あるいはどの特権レベルを持っ
たアクセスであるかなどを示す現在のアクセス状態を示
す信号１４は例外検出信号線であ＆ ＴＬＢＩＩに論
理ページアドレスが入力された隊 論理ページアドレス
格納部１１−１に入力された論理ページアドレスと一致
するエントリがあれ（′Ｌ そのエントリの物理ページ
アドレス１２が物理ページアドレス格納部１１−２から
読み出されも それと同時く そのエントリの例外検出
回路から例外検出信号１４が読み出されも例外検出回路
部１１−４ではあらかじめ各エントリごとにそのエント
リの記憶キーの内容と現在のアクセス状態を示す信号１
３から書き込み禁止領域への書き込へ ユーザーモード
でのオペレーティングシステム領域へのアクセス ペー
ジアウト等の例外検出を行っていも そのため読み出す
エントリが決まれば 物理ページアドレスを読み出すと
同時に例外検出を行なうことができも 第２図は本発明
のアドレス変換装置（ＴＬＢ）の１工ントリ分の記憶キ
ー格納部および例外検出回路を示す回路図であも なお
第２図に示すＴＬＢで（上 書き込み禁止ページへの書
き込みアクセス スーパーバイザーモードでのみアクセ
スが許されているページへのユーザーモードでのアクセ
ス ページアウト等で無効になっているページへのアク
セスが行なわれた時に例外を検出するものとすモ２１は
記憶キー格納＠ ２１１はそのページが書き込み禁止
の時に°ｌ”にセットされる書き込み禁止ビット、２１
−２はオペレーティングシステム等のスーパーバイザー
モードでのみアクセスが許されておりユーザーモードで
はアクセスが禁止されている時に”１″にセットされる
ユーザー禁止ビット、２１−３はそのページがページア
ウト等によって無効になっているかどうかを表し 有効
な時に°１′にセットされる有効ビットであａ まｆ−
２２はワードＩＬＬ ２３は現在のアクセスが書き込
みである時に２Ｈ″レベルになる書き込みアクセス信号
撒２４は現在のアクセスがユーザーモードで行なわれて
いる時に１Ｈルベルになるユーザーモード信号線２５は
例外検出回１ ２５−１は書き込み禁止のページに書き
込み動作を行おうとしていることを検出する回＠２５＝
２はユーザーモードでのアクセスが禁止されているペー
ジにユーザーモードでアクセスが行なわれていることを
検出する回ａ ２５−３はそのページが有効であるか
どうかを検出する回鍬２５−４はプリチャージ回鍬２５
−５は例外が検出された時にｌ”にセットされる例外検
出ビット、２６は検出回路２５１１ 検出回路２５−２
あるいは検出回路２５−３の中でどれか一つでも例外が
検出された場合″Ｌ５レベルとなる例外検出颯２７は例
外検出ビット２５−５の反転のビット線２８は例外検出
ビット２５−５のビット線であａ 例外検出線２６はプ
リチャージ回路２５−４内のＰチャンネル負荷トランジ
スタによって通常は°Ｈ”レベルに保たれていも しか
し 書き込み禁止領域に書き込みアクセスが起こった場
合に（友書き込み禁止ビット２１−１が”１”で書き込
みアクセス信号線２３が°Ｈ″レベルになるたべ 検出
回路２５−１内の二つのＮチャンネルトランジスタがと
もに”ＯＮ”状態となり例外検出線２６は”Ｌ”レベル
になム また ユーザーモードでのアクセスが禁止され
ているページにユーザーモードでアクセスが起こった場
合に（友 ユーザー禁止ビット２１−２がｌ′でユーザ
ーモード信号線２４がＩＴ ＨＩＩレベルになるた取
検出回路２５−２内の二つのＮチャンネルトランジスタ
がともに°ＯＮ”状態となり例外検出線２６は”Ｌ″レ
ベルなも あるい（よ 有効ビット２１−３が０”の場
合には検出回路２５−３内のＮチャンネルトランジスタ
が゛○Ｎ″状態となり例外検出線２６は″Ｌ゛レベルに
なも このようにどれか一つでも例外が検出された場合
に例外検出線２６は”Ｌ”レベルとなり、例外検出ビッ
ト２５−５は１“にセットされａＴＬＢに入力された論
理ページアドレスと一致する論理ページアドレスが論理
ページアドレス格納部にあれ（ｆＳ ワード線２２が
”Ｈ″レベルなり、物理ページアドレスが読み出される
と同時に例外検出ビット２５−５の内容がビット線２７
．２８を通して読み出され 例外検出が行なわれも 発明の効果 本発明によれば論理ページアドレス格納部 物理ページ
アドレス格納部 記憶キー格納部を有するアドレス変換
装置において、各エントリごとに前記記憶キーとアクセ
スの種類から例外検出を行う例外検出回路を備えること
により、物理ページアドレスが読み出されると同時に例
外検出を行うことができも
第１図は本発明の実施例におけるアドレス変換装置の構
成図 第２図は本発明の例外検出方式を適用したＴＬＢ
の１工ントリ分の記憶キーの格納部および例外検出回路
を示す回路医 第３図は従来のアドレス変換装置の構成
図である。 １１．３１・・・・Ｔ Ｌ Ｂ、 １１−１．３１−
１・・・・論理ページアドレス格納部１１−２，３１２
・・・・物理ページアドレス格納Ｋ １１−３．３１
−３・・・・記憶キー格納ｉＫ １１４・・・・例外
検出回路！ １２．３２・・・・物理ページアウト人
１３、３４・・・・現在のアクセスの状態を示す信号＠
１４．３６・・・・例外検出信号痕
成図 第２図は本発明の例外検出方式を適用したＴＬＢ
の１工ントリ分の記憶キーの格納部および例外検出回路
を示す回路医 第３図は従来のアドレス変換装置の構成
図である。 １１．３１・・・・Ｔ Ｌ Ｂ、 １１−１．３１−
１・・・・論理ページアドレス格納部１１−２，３１２
・・・・物理ページアドレス格納Ｋ １１−３．３１
−３・・・・記憶キー格納ｉＫ １１４・・・・例外
検出回路！ １２．３２・・・・物理ページアウト人
１３、３４・・・・現在のアクセスの状態を示す信号＠
１４．３６・・・・例外検出信号痕
Claims (2)
- （１）論理ページアドレス格納部、物理ページアドレス
格納部、主記憶装置上の各ページにある記憶キー格納部
を有するアドレス変換装置において、各エントリごとに
前記記憶キーとアクセスの種類から例外検出を行なう例
外検出回路を備えることを特徴とするアドレス変換装置
。 - （２）論理ページアドレス格納部、物理ページアドレス
格納部、主記憶装置上の各ページにある記憶キー格納部
を有するアドレス変換装置において、各エントリごとに
前記記憶キーとアクセスの種類から例外検出を行う例外
検出回路を備え、物理ページアドレスが読み出されると
同時に例外検出を行うことを特徴とするアドレス変換装
置における例外検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140447A JPH035854A (ja) | 1989-06-01 | 1989-06-01 | アドレス変換装置及びアドレス変換装置における例外検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1140447A JPH035854A (ja) | 1989-06-01 | 1989-06-01 | アドレス変換装置及びアドレス変換装置における例外検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH035854A true JPH035854A (ja) | 1991-01-11 |
Family
ID=15268838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1140447A Pending JPH035854A (ja) | 1989-06-01 | 1989-06-01 | アドレス変換装置及びアドレス変換装置における例外検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH035854A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156347A (ja) * | 1984-12-21 | 1986-07-16 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 仮想アドレス及びアクシヨンワードを並列にチエツクするメモリアクセス制御装置 |
| JPS6478343A (en) * | 1987-06-22 | 1989-03-23 | Hitachi Ltd | Address converting device |
-
1989
- 1989-06-01 JP JP1140447A patent/JPH035854A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156347A (ja) * | 1984-12-21 | 1986-07-16 | ナームローゼ フエンノートチヤツプ フイリツプス グロエイラムペンフアブリーケン | 仮想アドレス及びアクシヨンワードを並列にチエツクするメモリアクセス制御装置 |
| JPS6478343A (en) * | 1987-06-22 | 1989-03-23 | Hitachi Ltd | Address converting device |
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