JPH08202646A - Ｉ／ｏコントローラ - Google Patents
Ｉ／ｏコントローラInfo
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- JPH08202646A JPH08202646A JP937495A JP937495A JPH08202646A JP H08202646 A JPH08202646 A JP H08202646A JP 937495 A JP937495 A JP 937495A JP 937495 A JP937495 A JP 937495A JP H08202646 A JPH08202646 A JP H08202646A
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- JP
- Japan
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- endian
- data
- address
- bus
- controller
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4013—Coupling between buses with data restructuring with data re-ordering, e.g. Endian conversion
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 エンディアン方式の異なるＩ／Ｏ装置を同一
システム上に容易に接続可能とし、Ｉ／Ｏ装置毎のエン
ディアン方式を考慮することなしにソフトウェア設計を
可能とする。 【構成】 Ｉ／Ｏコントローラ１の比較器１２はアドレ
スラッチ回路１０にラッチされたＩ／Ｏアドレスを基に
エンディアン変換テーブル１３のアドレスフィールドを
参照し、ヒットするＩ／Ｏアドレスを検索する。エンデ
ィアン変換テーブル１３は検索されたＩ／Ｏアドレスに
対応するエントリのエンディアン属性をエンディアン変
換器１４に送る。エンディアン変換器１４はエンディア
ン変換テーブル１３からのエンディアン属性に応じて、
データラッチ回路１１にラッチされたデータに対してエ
ンディアン変換を行う。Ｉ／Ｏ装置２，３にはデータワ
ップまたデータスルーされたデータがＩ／Ｏバス１１０
を介して入力される。
システム上に容易に接続可能とし、Ｉ／Ｏ装置毎のエン
ディアン方式を考慮することなしにソフトウェア設計を
可能とする。 【構成】 Ｉ／Ｏコントローラ１の比較器１２はアドレ
スラッチ回路１０にラッチされたＩ／Ｏアドレスを基に
エンディアン変換テーブル１３のアドレスフィールドを
参照し、ヒットするＩ／Ｏアドレスを検索する。エンデ
ィアン変換テーブル１３は検索されたＩ／Ｏアドレスに
対応するエントリのエンディアン属性をエンディアン変
換器１４に送る。エンディアン変換器１４はエンディア
ン変換テーブル１３からのエンディアン属性に応じて、
データラッチ回路１１にラッチされたデータに対してエ
ンディアン変換を行う。Ｉ／Ｏ装置２，３にはデータワ
ップまたデータスルーされたデータがＩ／Ｏバス１１０
を介して入力される。
Description
【０００１】
【産業上の利用分野】本発明はＩ／Ｏコントローラに関
し、特にメインプロセッサとＩ／Ｏ（入出力）装置との
間のデータ変換を行うＩ／Ｏコントローラのエンディア
ン変換方式に関する。
し、特にメインプロセッサとＩ／Ｏ（入出力）装置との
間のデータ変換を行うＩ／Ｏコントローラのエンディア
ン変換方式に関する。
【０００２】
【従来の技術】従来、Ｉ／Ｏコントローラにおいては、
メインプロセッサが接続された上位バスと、複数のＩ／
Ｏ（入出力）装置が接続されたＩ／Ｏバスとを接続し、
メインプロセッサと複数のＩ／Ｏ装置との間のデータ変
換を行っている。
メインプロセッサが接続された上位バスと、複数のＩ／
Ｏ（入出力）装置が接続されたＩ／Ｏバスとを接続し、
メインプロセッサと複数のＩ／Ｏ装置との間のデータ変
換を行っている。
【０００３】この場合、Ｉ／Ｏバスに接続された複数の
Ｉ／Ｏ装置のエンディアン方式が異なっていれば、つま
りワードサイズのデータの上位バイト及び下位バイトの
並べ方を示すエンディアンが異なるＩ／Ｏ装置が同一シ
ステム上に混在していれば、そのエンディアンの違いを
吸収するためにＩ／Ｏ装置各々へのアドレス信号線を反
転させて接続したり、特定のＩ／Ｏ装置へのデータのみ
をスワップさせたりしている。
Ｉ／Ｏ装置のエンディアン方式が異なっていれば、つま
りワードサイズのデータの上位バイト及び下位バイトの
並べ方を示すエンディアンが異なるＩ／Ｏ装置が同一シ
ステム上に混在していれば、そのエンディアンの違いを
吸収するためにＩ／Ｏ装置各々へのアドレス信号線を反
転させて接続したり、特定のＩ／Ｏ装置へのデータのみ
をスワップさせたりしている。
【０００４】ここで、エンディアン方式としてはワード
サイズのデータをメモリに書込む際に上位バイトをアド
レスの若い方に書込み、下位バイトをアドレスの高い方
に書込むビッグエンディアン方式と、ワードサイズのデ
ータをメモリに書込む際に下位バイトをアドレスの若い
方に書込み、上位バイトをアドレスの高い方に書込むリ
トルエンディアン方式とがある。このエンディアン方式
については、特開平３−１６０５５０号公報に詳述され
ている。
サイズのデータをメモリに書込む際に上位バイトをアド
レスの若い方に書込み、下位バイトをアドレスの高い方
に書込むビッグエンディアン方式と、ワードサイズのデ
ータをメモリに書込む際に下位バイトをアドレスの若い
方に書込み、上位バイトをアドレスの高い方に書込むリ
トルエンディアン方式とがある。このエンディアン方式
については、特開平３−１６０５５０号公報に詳述され
ている。
【０００５】上記のエンディアン方式が異なるシステム
とは、例えばビッグエンディアン方式のＩ／Ｏ装置とリ
トルエンディアン方式のＩ／Ｏ装置とが同一システム上
に混在しているシステムを指している。
とは、例えばビッグエンディアン方式のＩ／Ｏ装置とリ
トルエンディアン方式のＩ／Ｏ装置とが同一システム上
に混在しているシステムを指している。
【０００６】また、ソフトウェア設計を行う場合には、
Ｉ／Ｏ装置が本来持つ固有なアドレスではなく、Ｉ／Ｏ
装置毎にアクセスするアドレスをエンディアン変換して
からアクセスを行わなければならないという問題ととも
に、さらにアクセス長の制限等の問題が生じている。
Ｉ／Ｏ装置が本来持つ固有なアドレスではなく、Ｉ／Ｏ
装置毎にアクセスするアドレスをエンディアン変換して
からアクセスを行わなければならないという問題ととも
に、さらにアクセス長の制限等の問題が生じている。
【０００７】
【発明が解決しようとする課題】上述したように、ビッ
グエンディアン方式のＩ／Ｏ装置とリトルエンディアン
方式のＩ／Ｏ装置とが同一システム上に混在しているシ
ステムを設計する場合にはエンディアンの違いから同一
バスに接続されるＩ／Ｏ装置であるにもかかわらず、Ｉ
／Ｏ装置毎にアドレス信号線の接続やデータバスの制御
等を行わなければならない。
グエンディアン方式のＩ／Ｏ装置とリトルエンディアン
方式のＩ／Ｏ装置とが同一システム上に混在しているシ
ステムを設計する場合にはエンディアンの違いから同一
バスに接続されるＩ／Ｏ装置であるにもかかわらず、Ｉ
／Ｏ装置毎にアドレス信号線の接続やデータバスの制御
等を行わなければならない。
【０００８】また、上記のようなシステムで動作するソ
フトウェアではＩ／Ｏ装置へのアクセスのアドレスをエ
ンディアン変換したアドレスでアクセスする等の制御が
必要となる。
フトウェアではＩ／Ｏ装置へのアクセスのアドレスをエ
ンディアン変換したアドレスでアクセスする等の制御が
必要となる。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、エンディアン方式の異なるＩ／Ｏ装置を同一シス
テム上に容易に接続することができ、Ｉ／Ｏ装置毎のエ
ンディアン方式を考慮することなくソフトウェア設計を
行うことができるＩ／Ｏコントローラを提供することに
ある。
消し、エンディアン方式の異なるＩ／Ｏ装置を同一シス
テム上に容易に接続することができ、Ｉ／Ｏ装置毎のエ
ンディアン方式を考慮することなくソフトウェア設計を
行うことができるＩ／Ｏコントローラを提供することに
ある。
【００１０】
【課題を解決するための手段】本発明によるＩ／Ｏコン
トローラは、中央処理装置が接続された上位バスと、ビ
ックエンディアン方式の入出力装置及びリトルエンディ
アン方式の入出力装置が接続された入出力バスとを接続
するＩ／Ｏコントローラであって、前記入出力装置各々
を特定するアドレス情報に対応付けて前記入出力装置各
々のエンディアン方式に応じて設定されかつデータのビ
ット単位の入替えを行うか否かを示すエンディアン属性
を格納する格納手段と、前記上位バス上のアドレス情報
を基に前記格納手段の前記エンディアン属性を参照する
参照手段と、前記参照手段の参照結果を基に前記上位バ
ス上のデータのビット単位の入替えを行う入替え手段と
を備えている。
トローラは、中央処理装置が接続された上位バスと、ビ
ックエンディアン方式の入出力装置及びリトルエンディ
アン方式の入出力装置が接続された入出力バスとを接続
するＩ／Ｏコントローラであって、前記入出力装置各々
を特定するアドレス情報に対応付けて前記入出力装置各
々のエンディアン方式に応じて設定されかつデータのビ
ット単位の入替えを行うか否かを示すエンディアン属性
を格納する格納手段と、前記上位バス上のアドレス情報
を基に前記格納手段の前記エンディアン属性を参照する
参照手段と、前記参照手段の参照結果を基に前記上位バ
ス上のデータのビット単位の入替えを行う入替え手段と
を備えている。
【００１１】本発明による他のＩ／Ｏコントローラは、
上記の構成のほかに、前記上位バス上のアドレス情報を
保持するアドレス情報保持手段と、前記上位バス上のデ
ータを保持するデータ保持手段とを具備している。
上記の構成のほかに、前記上位バス上のアドレス情報を
保持するアドレス情報保持手段と、前記上位バス上のデ
ータを保持するデータ保持手段とを具備している。
【００１２】
【作用】ビッグエンディアン方式のＩ／Ｏ装置とリトル
エンディアン方式のＩ／Ｏ装置とが混在するシステムに
おいて、プロセッサとＩ／Ｏ装置との間でデータ授受を
行う場合、プロセッサからＩ／Ｏ装置へのＩ／Ｏアドレ
ス及びデータはＩ／Ｏコントローラでラッチされる。
エンディアン方式のＩ／Ｏ装置とが混在するシステムに
おいて、プロセッサとＩ／Ｏ装置との間でデータ授受を
行う場合、プロセッサからＩ／Ｏ装置へのＩ／Ｏアドレ
ス及びデータはＩ／Ｏコントローラでラッチされる。
【００１３】このラッチされたＩ／Ｏアドレスは比較器
によってＩ／Ｏコントローラ内のエンディアン変換テー
ブルのアドレスフィールドと比較され、一致するＩ／Ｏ
アドレスの検索が行われる。この場合、エンディアン変
換テーブルの内容はシステムに実装されているＩ／Ｏ装
置に適合するようシステムセットアップ時に設定されて
いる。
によってＩ／Ｏコントローラ内のエンディアン変換テー
ブルのアドレスフィールドと比較され、一致するＩ／Ｏ
アドレスの検索が行われる。この場合、エンディアン変
換テーブルの内容はシステムに実装されているＩ／Ｏ装
置に適合するようシステムセットアップ時に設定されて
いる。
【００１４】エンディアン変換器は比較器でヒットした
エンディアン変換テーブルのエントリのエンディアン属
性のビットがセットされていなければラッチされたデー
タのスワップを行い、エンディアン属性のビットがセッ
トされていればラッチされたデータをスルーしてＩ／Ｏ
バスに出力する。
エンディアン変換テーブルのエントリのエンディアン属
性のビットがセットされていなければラッチされたデー
タのスワップを行い、エンディアン属性のビットがセッ
トされていればラッチされたデータをスルーしてＩ／Ｏ
バスに出力する。
【００１５】これによって、エンディアンを意識するこ
となくＩ／Ｏ装置をアクセスすることが可能となる。よ
って、エンディアン方式の異なるＩ／Ｏ装置を同一シス
テム上に容易に接続することが可能となり、Ｉ／Ｏ装置
毎のエンディアン方式を考慮することなくソフトウェア
設計が可能となる。
となくＩ／Ｏ装置をアクセスすることが可能となる。よ
って、エンディアン方式の異なるＩ／Ｏ装置を同一シス
テム上に容易に接続することが可能となり、Ｉ／Ｏ装置
毎のエンディアン方式を考慮することなくソフトウェア
設計が可能となる。
【００１６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図であり、図２は本発明の一実施例のシステム構成
を示すブロック図である。これらの図において、Ｉ／Ｏ
コントローラ１はメインプロセッサ４が接続された上位
バス１００と、リトルエンディアン方式のＩ／Ｏ装置２
及びビッグエンディアン方式のＩ／Ｏ装置３が夫々接続
されたＩ／Ｏバス１１０とを接続している。
ック図であり、図２は本発明の一実施例のシステム構成
を示すブロック図である。これらの図において、Ｉ／Ｏ
コントローラ１はメインプロセッサ４が接続された上位
バス１００と、リトルエンディアン方式のＩ／Ｏ装置２
及びビッグエンディアン方式のＩ／Ｏ装置３が夫々接続
されたＩ／Ｏバス１１０とを接続している。
【００１８】また、Ｉ／Ｏコントローラ１はアドレスラ
ッチ回路１０と、データラッチ回路１１と、比較器１２
と、エンディアン変換テーブル１３と、エンディアン変
換器１４とから構成されている。
ッチ回路１０と、データラッチ回路１１と、比較器１２
と、エンディアン変換テーブル１３と、エンディアン変
換器１４とから構成されている。
【００１９】アドレスラッチ回路１０は上位バス１００
に接続されたメインプロセッサ４からのＩ／Ｏアドレス
をラッチし、データラッチ回路１１はメインプロセッサ
４からのデータをラッチする。
に接続されたメインプロセッサ４からのＩ／Ｏアドレス
をラッチし、データラッチ回路１１はメインプロセッサ
４からのデータをラッチする。
【００２０】比較器１２はアドレスラッチ回路１０にラ
ッチされたＩ／Ｏアドレスを基にエンディアン変換テー
ブル１３のアドレスフィールドを参照し、ヒットするＩ
／Ｏアドレスを検索する。
ッチされたＩ／Ｏアドレスを基にエンディアン変換テー
ブル１３のアドレスフィールドを参照し、ヒットするＩ
／Ｏアドレスを検索する。
【００２１】つまり、比較器１２はアドレスラッチ回路
１０にラッチされたＩ／Ｏアドレスとエンディアン変換
テーブル１３のアドレスフィールドとを順次比較してい
く。この比較で一致するＩ／Ｏアドレスがあれば、その
Ｉ／Ｏアドレスに対応するエンディアン変換テーブル１
３のエントリのエンディアン属性がエンディアン変換器
１４に送られる。
１０にラッチされたＩ／Ｏアドレスとエンディアン変換
テーブル１３のアドレスフィールドとを順次比較してい
く。この比較で一致するＩ／Ｏアドレスがあれば、その
Ｉ／Ｏアドレスに対応するエンディアン変換テーブル１
３のエントリのエンディアン属性がエンディアン変換器
１４に送られる。
【００２２】エンディアン変換テーブル１３はＩ／Ｏバ
ス１１０に接続されたＩ／Ｏ装置２，３各々のＩ／Ｏア
ドレスと、Ｉ／Ｏ装置２，３各々のエンディアン方式に
したがって設定されたエンディアン属性、すなわちエン
ディアン変換を行うか否かを示す情報をＩ／Ｏアドレス
に対応付けて格納する。尚、エンディアン変換テーブル
１３の内容はシステムに実装されているＩ／Ｏ装置２，
３に適合するようシステムセットアップ時に設定されて
いる。
ス１１０に接続されたＩ／Ｏ装置２，３各々のＩ／Ｏア
ドレスと、Ｉ／Ｏ装置２，３各々のエンディアン方式に
したがって設定されたエンディアン属性、すなわちエン
ディアン変換を行うか否かを示す情報をＩ／Ｏアドレス
に対応付けて格納する。尚、エンディアン変換テーブル
１３の内容はシステムに実装されているＩ／Ｏ装置２，
３に適合するようシステムセットアップ時に設定されて
いる。
【００２３】エンディアン変換器１４は比較器１２の比
較結果に応じてエンディアン変換テーブル１３から送ら
れてくるエンディアン属性に応じて、データラッチ回路
１１にラッチされたデータ対してエンディアン変換、つ
まりデータスワップあるいはデータスルーの制御を行
う。
較結果に応じてエンディアン変換テーブル１３から送ら
れてくるエンディアン属性に応じて、データラッチ回路
１１にラッチされたデータ対してエンディアン変換、つ
まりデータスワップあるいはデータスルーの制御を行
う。
【００２４】Ｉ／Ｏ装置２，３にはＩ／Ｏコントローラ
１のエンディアン変換器１４でエンディアン変換された
データ、つまりデータスワップあるいはデータスルーさ
れたデータがＩ／Ｏバス１１０を介して出力される。
１のエンディアン変換器１４でエンディアン変換された
データ、つまりデータスワップあるいはデータスルーさ
れたデータがＩ／Ｏバス１１０を介して出力される。
【００２５】図３は図１のエンディアン変換テーブル１
３の構成を示す図である。図において、エンディアン変
換テーブル１３はＩ／Ｏアドレスのアドレスフィールド
１３ａと、エンディアン属性のフィールド１３ｂとを１
組とするエントリをｎエントリ有している。エンディア
ン変換テーブル１３の内容はシステムに実装されている
Ｉ／Ｏ装置２，３に適合するようＩ／Ｏアドレス及びエ
ンディアン属性がシステムセットアップ動作時に設定さ
れている。
３の構成を示す図である。図において、エンディアン変
換テーブル１３はＩ／Ｏアドレスのアドレスフィールド
１３ａと、エンディアン属性のフィールド１３ｂとを１
組とするエントリをｎエントリ有している。エンディア
ン変換テーブル１３の内容はシステムに実装されている
Ｉ／Ｏ装置２，３に適合するようＩ／Ｏアドレス及びエ
ンディアン属性がシステムセットアップ動作時に設定さ
れている。
【００２６】図４は図１のエンディアン変換器１４によ
るエンディアン変換を示す図である。図において、ａは
メインプロセッサ４から上位バス１００に出力されたデ
ータであり、ｂはエンディアン変換器１４でエンディア
ン変換されてＩ／Ｏバス１１０に出力されたデータであ
る。
るエンディアン変換を示す図である。図において、ａは
メインプロセッサ４から上位バス１００に出力されたデ
ータであり、ｂはエンディアン変換器１４でエンディア
ン変換されてＩ／Ｏバス１１０に出力されたデータであ
る。
【００２７】この場合、「ＡＢＣＤ」の順に並んだデー
タａがエンディアン変換器１４でエンディアン変換さ
れ、「ＤＣＢＡ」の順に並べ替えられてデータｂとなる
様子を示している。
タａがエンディアン変換器１４でエンディアン変換さ
れ、「ＤＣＢＡ」の順に並べ替えられてデータｂとなる
様子を示している。
【００２８】エンディアン変換器１４は比較器１２とエ
ンディアン変換テーブル１３とによってデータスワップ
制御が指示された場合、上記の如く、上位バス１００か
らのデータａの位置をデータｂの位置に入れ替えてＩ／
Ｏバス１１０へと伝達する。
ンディアン変換テーブル１３とによってデータスワップ
制御が指示された場合、上記の如く、上位バス１００か
らのデータａの位置をデータｂの位置に入れ替えてＩ／
Ｏバス１１０へと伝達する。
【００２９】本発明の一実施例では上位バス１００にメ
インプロセッサ４からＩ／Ｏアドレス及びデータが出力
されると、それらＩ／Ｏアドレス及びデータはＩ／Ｏコ
ントローラ１のアドレスラッチ回路１０及びデータラッ
チ回路１１に夫々ラッチされる。
インプロセッサ４からＩ／Ｏアドレス及びデータが出力
されると、それらＩ／Ｏアドレス及びデータはＩ／Ｏコ
ントローラ１のアドレスラッチ回路１０及びデータラッ
チ回路１１に夫々ラッチされる。
【００３０】比較器１２はアドレスラッチ回路１０にラ
ッチされたＩ／Ｏアドレスとエンディアン変換テーブル
１３のアドレスフィールド１３ａとを比較し、ラッチさ
れたＩ／Ｏアドレスにヒットするアドレスフィールド１
３ａのＩ／Ｏアドレスを検索する。このとき、ラッチさ
れたＩ／Ｏアドレスにヒットするアドレスフィールド１
３ａに対応するフィールド１３ｂのエンディアン属性が
制御信号としてエンディアン変化器１４に伝達される。
ッチされたＩ／Ｏアドレスとエンディアン変換テーブル
１３のアドレスフィールド１３ａとを比較し、ラッチさ
れたＩ／Ｏアドレスにヒットするアドレスフィールド１
３ａのＩ／Ｏアドレスを検索する。このとき、ラッチさ
れたＩ／Ｏアドレスにヒットするアドレスフィールド１
３ａに対応するフィールド１３ｂのエンディアン属性が
制御信号としてエンディアン変化器１４に伝達される。
【００３１】例えば、ラッチされたＩ／Ｏアドレスがビ
ッグエンディアン方式のＩ／Ｏ装置３のＩ／Ｏアドレス
で、そのＩ／Ｏアドレスに対応するフィールド１３ｂの
エンディアン属性がセットされていれば、エンディアン
変化器１４ではデータスルーの制御が行われ、データラ
ッチ回路１１にラッチされたデータがそのままＩ／Ｏバ
ス１１０に出力され、Ｉ／Ｏ装置３に送出される。
ッグエンディアン方式のＩ／Ｏ装置３のＩ／Ｏアドレス
で、そのＩ／Ｏアドレスに対応するフィールド１３ｂの
エンディアン属性がセットされていれば、エンディアン
変化器１４ではデータスルーの制御が行われ、データラ
ッチ回路１１にラッチされたデータがそのままＩ／Ｏバ
ス１１０に出力され、Ｉ／Ｏ装置３に送出される。
【００３２】一方、ラッチされたＩ／Ｏアドレスがリト
ルエンディアン方式のＩ／Ｏ装置２のＩ／Ｏアドレス
で、そのＩ／Ｏアドレスに対応するフィールド１３ｂの
エンディアン属性がセットされていなければ、エンディ
アン変化器１４ではデータスワップの制御が行われ、デ
ータラッチ回路１１にラッチされたデータがエンディア
ン変換されてからＩ／Ｏバス１１０に出力され、Ｉ／Ｏ
装置２に送出される。
ルエンディアン方式のＩ／Ｏ装置２のＩ／Ｏアドレス
で、そのＩ／Ｏアドレスに対応するフィールド１３ｂの
エンディアン属性がセットされていなければ、エンディ
アン変化器１４ではデータスワップの制御が行われ、デ
ータラッチ回路１１にラッチされたデータがエンディア
ン変換されてからＩ／Ｏバス１１０に出力され、Ｉ／Ｏ
装置２に送出される。
【００３３】このように、Ｉ／Ｏ装置２，３各々を特定
するＩ／Ｏアドレスに対応付けてＩ／Ｏ装置２，３各々
のエンディアン方式に応じて設定されたエンディアン属
性をエンディアン変換テーブル１３に格納しておき、上
位バス１００上のＩ／ＯアドレスにヒットするＩ／Ｏエ
ンディアン変換テーブル１３のエンディアン属性に応じ
て上位バス１００上のデータをエンディアン変換器１４
でエンディアン変換することによって、エンディアン方
式の異なるＩ／Ｏ装置２，３を同一システム上に容易に
接続することができ、Ｉ／Ｏ装置２，３毎のエンディア
ン方式を考慮することなくソフトウェア設計を行うこと
ができる。
するＩ／Ｏアドレスに対応付けてＩ／Ｏ装置２，３各々
のエンディアン方式に応じて設定されたエンディアン属
性をエンディアン変換テーブル１３に格納しておき、上
位バス１００上のＩ／ＯアドレスにヒットするＩ／Ｏエ
ンディアン変換テーブル１３のエンディアン属性に応じ
て上位バス１００上のデータをエンディアン変換器１４
でエンディアン変換することによって、エンディアン方
式の異なるＩ／Ｏ装置２，３を同一システム上に容易に
接続することができ、Ｉ／Ｏ装置２，３毎のエンディア
ン方式を考慮することなくソフトウェア設計を行うこと
ができる。
【００３４】
【発明の効果】以上説明したように本発明によれば、入
出力装置各々を特定するアドレス情報に対応付けて入出
力装置各々のエンディアン方式に応じて設定されかつデ
ータのビット単位の入替えを行うか否かを示すエンディ
アン属性を格納しておき、上位バス上のアドレス情報を
基に参照したエンディアン属性に応じて上位バス上のデ
ータのビット単位の入替えを行うことによって、エンデ
ィアン方式の異なるＩ／Ｏ装置を同一システム上に容易
に接続することができ、Ｉ／Ｏ装置毎のエンディアン方
式を考慮することなくソフトウェア設計を行うことがで
きるという効果がある。
出力装置各々を特定するアドレス情報に対応付けて入出
力装置各々のエンディアン方式に応じて設定されかつデ
ータのビット単位の入替えを行うか否かを示すエンディ
アン属性を格納しておき、上位バス上のアドレス情報を
基に参照したエンディアン属性に応じて上位バス上のデ
ータのビット単位の入替えを行うことによって、エンデ
ィアン方式の異なるＩ／Ｏ装置を同一システム上に容易
に接続することができ、Ｉ／Ｏ装置毎のエンディアン方
式を考慮することなくソフトウェア設計を行うことがで
きるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図３】図１のエンディアン変換テーブルの構成を示す
図である。
図である。
【図４】図１のエンディアン変換器によるエンディアン
変換を示す図である。
変換を示す図である。
１ Ｉ／Ｏコントローラ ２ リトルエンディアン方式のＩ／Ｏ装置 ３ ビッグエンディアン方式のＩ／Ｏ装置 ４ メインプロセッサ １０ アドレスラッチ回路 １１ データラッチ回路 １２ 比較器 １３ エンディアン変換テーブル １４ エンディアン変換器
Claims (3)
- 【請求項１】 中央処理装置が接続された上位バスと、
ビックエンディアン方式の入出力装置及びリトルエンデ
ィアン方式の入出力装置が接続された入出力バスとを接
続するＩ／Ｏコントローラであって、前記入出力装置各
々を特定するアドレス情報に対応付けて前記入出力装置
各々のエンディアン方式に応じて設定されかつデータの
ビット単位の入替えを行うか否かを示すエンディアン属
性を格納する格納手段と、前記上位バス上のアドレス情
報を基に前記格納手段の前記エンディアン属性を参照す
る参照手段と、前記参照手段の参照結果を基に前記上位
バス上のデータのビット単位の入替えを行う入替え手段
とを有することを特徴とするＩ／Ｏコントローラ。 - 【請求項２】 前記上位バス上のアドレス情報を保持す
るアドレス情報保持手段と、前記上位バス上のデータを
保持するデータ保持手段とを含むことを特徴とする請求
項１記載のＩ／Ｏコントローラ。 - 【請求項３】 前記入替え手段は、前記エンディアン属
性が前記ビット単位の入替えを指示する時に前記上位バ
ス上のデータのビット単位の入替えを行うよう構成され
たことを特徴とする請求項１または請求項２記載のＩ／
Ｏコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP937495A JPH08202646A (ja) | 1995-01-25 | 1995-01-25 | Ｉ／ｏコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP937495A JPH08202646A (ja) | 1995-01-25 | 1995-01-25 | Ｉ／ｏコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202646A true JPH08202646A (ja) | 1996-08-09 |
Family
ID=11718692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP937495A Pending JPH08202646A (ja) | 1995-01-25 | 1995-01-25 | Ｉ／ｏコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202646A (ja) |
Cited By (4)
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