JPH0359878A - センスアンプ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＣＭＯＳ構成のセンスアンプを有するダイナミ
ックＲＡＭのセンスアンプ駆動回路に間する。

［従来の技術］ 従来のダイナミックＲＡＭのセンスアンプ駆動回路およ
びセンスアンプをそれぞれ第４図、第５図に示す。Ｐ型
トランジスタＱ４１は電源側に駆動するＭＯＳＦＥＴで
、ソース電極が電源に接続され、ドレイン電極が出力端
子４１となっている。

Ｎ型トランジスタＱ４２は接地側に駆動するＭＯＳＦＥ
Ｔで、ソース電極が接地され、ドレイン電極が出力端子
４２となっている。トランジスタＱ４１の駆動信号φ罷
とトランジスタＱ４２の駆動信号φＳＥを第６図に示す
。出力端子４１はセンスアンプのＰ型トランジスタの共
通ソース節点５１に接続され、出力端子４２はセンスア
ンプのＮ型トランジスタの共通ソース節点５２に接続さ
れている。

出力端子４１と４２はあらかじめ電源とＧＮＤの中間電
位にプリチャージされている。ビット線にメモリセル内
の信号が現れた後、Ｎ型センスアンプ駆動信号φＳＥお
よびＰ型センスアンプ駆動信号φ系によって出力端子４
１に接続されたフリッブフロップのＰ型トランジスタの
共通ソース節点５１は電源側に駆動され、出力端子４２
に接続されたフリップフロップのＮ型トランジスタの共
通ソース節点５２はＧＮＤ側に駆動される。

Ｒａ１ｎｅｒ　　Ｋｒａｕｓ等による“Ｏｐｔｉｍｉｚ
ｅｄ　　Ｓｅｎｓｉｎｇ　　Ｓｃｈｅｍｅ　　。

ｆ　　ＤＲＡＭｓ”　ｒｓｙｍｐｏｓｉｕｍ　　ｏｎＶ
ＬＳＩ　　Ｃ１ｒｃｕｉｔｓ　　Ｄｉｇｅｓｔ　　。

ｆ　　Ｔｅｃｈｎｉｃａｌ　　ｐａｐｅｒｓ、ｐ７７−
７８；　　Ａｕｇ、１９８８Ｊによれば、フリップフロ
ップを構成するトランジスタの閾値電圧およびコンダク
タンスをＰ型、Ｎ型共に同じ値に設定し、フリップフロ
ップの共通ソース節点を同時にかつ同じ速度で駆動すれ
ばビット線容量のバラツキに起因する感度劣化は無視て
きるため、センス感度とセンス速度が大きく改善され、
センス動作時に電源からＧＮＤに流れる貫通電流も低減
される。従来のセンスアンプはフリップフロップの共通
ソース節点を同時に、かつ同じ速度で駆動するため、セ
ンスアンプ駆動回路のドライブトランジスタのコンダク
タンスがＰ型、Ｎ型で等しくなるように設計され、φＳ
Ｅ信号とφ系はほとんど同時に人力されている。

［発明が解決しようとする課題］ 遅延回路等を使って、φＳＥとφ系の逆相の信号を発生
して、２種類のトランジスタを全く同時に駆動するのは
設計上難しい上に、Ｐ型、Ｎ型トランジスタの特性は製
造上それぞれ独立に変動する要素があり、設計上同一条
件にしても製造上のバラツキで、常に等しい条件を保つ
ことはできない。

このためセンスアンプの共通ソース節点を駆動する速度
がＰ型、Ｎ型トランジスタのコンダクタンスに比例する
従来のセンスアンプ駆動回路では、ビット線容量のバラ
ツキに起因する感度劣化は無視てきないという欠点があ
る。

本発明はセンスアンプのフリッププロップの２つの共通
ソース節点を同時かつ同速度で駆動することができ、大
幅なセンス感度の向上を実現することができるセンスア
ンプ駆動回路を提供することを目的とする。

［発明の従来技術に対する相違点］ 上述した従来のセンスアンプ駆動回路に対して、本発明
は、Ｐ型トランジスタの出力端子とＮ型トランジスタの
出力端子の中間電位によって出力トランジスタを駆動し
、両出力端子の中間電位が常にビット線のプリチャージ
電位と等しく保たれたまま動作するように設計されてい
るという相違点を有する。

［課題を解決するための手段］ 本発明のセンスアンプ駆動回路は、ＣＭＯＳ構成の交差
接続されたフリップフロップを用いたセンスアンプを有
するダイナミックＲＡＭのセンスアンプ駆動回路におい
て、センスアンプのＮ型フリップフロップ、Ｐ型フリッ
プフロップそれぞれの共通ソース節点に接続された出力
端子を第１および第２の抵抗で直列に接続し、前期出力
端子を第１および第２の抵抗の中間節点の電位によって
駆動することを特徴とする。すなわち、本発明のセンス
アンプ駆動回路は、Ｐ型の出力トランジスタの出力端子
と、Ｎ型の出力トランジスタの出力端子の間を電流か無
視てきる程度の十分大きな抵抗によって、抵抗分割して
中間電位を引出し、この信号よって出力トランジスタの
コンダクタンスタンスを制御することによって、出力信
号に負帰還をかけ動作中の両出力端子の中間電位が常に
ビット線のプリチャージ電位と等しくなるように設計さ
れている。このため、Ｐ型、Ｎ型出力トランジスタの出
力電位をそれぞれＶｌ、Ｖ２とし、ビット線のプリチャ
ージ電位をＶＰとすると、Ｖｌ−ＶＰ＝ＶＰ−Ｖ２の関
係を保ちなからＶｌは電源電位に、■２はＧ　Ｎ　Ｄ　
ｉａ位に近づき、センスアンプのフリップフロップの２
つの共通ソース節点を同時にかつ同し速度で駆動できる
。

［実施例コ 第１図は本発明の第１の実施例の回路図である。

図中、Ｑｌｌ、　　Ｑ１３はＰ型トランジスタ、Ｑ１２
．Ｑ１４〜Ｑ１６はＮ型トランジスタ、Ｒ１１，Ｒ１２
は抵抗である。ソースが電源に接続されたＰ型トランジ
スタＱｌｌのドレインと、ソースが接地されたＮ型トラ
ンジスタＱ１２のトレインの間に２つの抵抗Ｒ１１、Ｒ
１２が直列に接続されており、ＱｌｌとＲ１１の接続点
１１およびＱ１２とＲ１２の接続点１２がそれぞれ出力
端子となっている。Ｒ１１とＲ１２の接続点１３は、Ｎ
型トランジスタＱ１４を通じてＰ型トランジスタＱｌｌ
のゲートとＰ型トランジスタＱ１３のドレインに接続さ
れている。また、接続点１３はＮ型トランジスタＱ１５
を通してＮ型トランジスタＱ１２のゲートとＮ型トラン
ジスタＱ１６のドレインにも接続されている。但し、抵
抗Ｒ１１，Ｒ１２を通して流れる貫通電流を抑えるため
、Ｒ１１，Ｒ１２の抵抗値は十分大きく設定されている
。

Ｐ型トランジスタＱ１３のゲート、Ｎ型トランジスタＱ
１６のゲートに人力される信号φＰＣ，φ尺と、Ｎ型ト
ランジスタＱ１４と０１５の共通ゲートに入力される信
号φＳＥの時間変化を第２図に示す。あらかじめトラン
ジスタＱ１４．　　Ｑ１０がオフ状態に、トランジスタ
Ｑ１３．　　Ｑ１６がオシ状態にあり、トランジスタＱ
ｌｌのケートは電源電位に、トランジスタＱ１２のゲー
トはＧＮＤ電位に固定され、出力端子１１の電位Ｖｌｌ
と、出力端子１２の電位Ｖ１２は、ビット線のプリチャ
ージ電位ＶＰにプリチャージされている。信号φＰＣ，
φ尺によってトランジスタＱｌｌ、　　Ｑ１２のゲート
がそれぞれ電源、ＧＮＤから切り離された後、信号φＳ
ＥによってトランジスタＱ１４．　　Ｑ１５がオシする
と、トランジスタＱＩＬ　　Ｑ１２のゲートは端子１３
に接続される。抵抗Ｒ１１とＲ１２を同じ抵抗値にして
、トランジスタＱｌｌとＱ１２を同じコンダクタンスに
すれば、端子１３の電位は出力端子１１と１２の電位の
中心値を保ったまま端子１１と端子１２の電位差が拡が
る。つまり１／２ＶＣＣ方式では、出力端子１１．１２
の出力電位Ｖｌｌ、　　Ｖ１２はＶ　１１−　ＶＰ＝　
ＶＰ−Ｖ　１２（７）関係を保ちながらＶｌｌは電源電
位に、Ｖ１２はＧＮＤ電位に近づく。また、抵抗Ｒ１１
，Ｒ１２の抵抗値、トランジスタＱｌｌ、　　Ｑ１２の
コンダクタンスが多少変動しても、負帰還がかかってい
るため出力電位Ｖ１１、　　Ｖ１２はほとんど影響を受
けない。

第３図は本発明の第２の実施例の回路図である。

図中、Ｑ３１．　　Ｑ３３はＰ型トランジスタ、Ｑ３２
．　　Ｑ３４〜Ｑ３６はＮ型トランジスタ、Ｒ３１，Ｒ
３２は抵抗である。ソースが電源に接続されたＰ型トラ
ンジスタＱ３１のドレインと、ソースが接地されたＮ型
トランジスタＱ３２のトレインの間に２つの抵抗Ｒ３１
、Ｒ３２が直列に接続されており、Ｑ３１とＲ３１の接
続点３１およびＱ３２とＲ３２の接続点３２がそれぞれ
で出力端子となっている。Ｒ３１とＲ３２の接続点３３
は、差動増幅回路の正相入力端に接続され、差動増幅回
路の逆相入力端はビット線のプリチャージ電位ＶＰに固
定され、出力側の端子３４はＮ型トランジスタＱ３４を
通ってＰ型トランジスタＱ３１のゲートとＰ型トランジ
スタＱ３３のドレインに接続されている。また端子３４
はＮ型トランジスタＱ３５を通って、Ｎ型トランジスタ
Ｑ３２のゲートとＮ型トランジスタＱ３６のドレインに
も接続されている。Ｐ型トランジスタＱ３３のソースは
電源に接続され、Ｎ型トランジスタＱ３６のソースは接
地されている。但し、抵抗Ｒ３１，Ｒ３２を通して流れ
る貫通電流を抑えるため、Ｒ３１，Ｒ３２の抵抗値は十
分大きく設定されている。Ｐ型トランジスタＱ３３のケ
ート、Ｎ型トランジスタＱ３４のゲートに人力される信
号φＰＣ，φＲとＮ型トランジスタＱ３４と０３５の共
通ゲートに人力される信号φＳＥの時間変化は第２図に
示しである。あらかしめトランジスタＱ３４．　　Ｑ３
５がオフ状態に、トランジスタＱ３３゜Ｑ３６がオン状
態にあり、トランジスタＱ３１のゲートは電源電位に、
トランジスタＱ３２のゲートはＧＮＤに固定され、出力
端子３１の電位Ｖ３１と出力端子３２の電位Ｖ３２はビ
ット線のプリチャージ電位ＶＰにプリチャージされてい
る。信号φＰＣ９φｒＣによってトランジスタＱ３Ｌ　
　Ｑ３２のゲートがそれぞれ電源ＧＮＤから切り離され
た後、信号φＳＥによってトランジスタＱ３４．　　Ｑ
３５がオンすると、トランジスタＱ３１．　　Ｑ３２の
ゲートは差動増幅回路の出力側に接続される。差動増幅
回路の増幅率が十分にあれば、端子３３の電位Ｖ３３が
ＶＰより高い時、出力側の電位Ｖ３４が電源電位付近ま
で上昇し、電位Ｖ３３は下降する。一方、ＶＢ２がＶＰ
より低い時はＶ３４がＧＮＤ電位付近まで下降してＶＢ
２の電位は上昇する。よって、常にＶ３３＝ＶＰとなり
、抵抗Ｒ３１とＲ３２を同じ抵抗値にすれは、トランジ
スタＱ３１、　　Ｑ３２．　　Ｑ３４．　　Ｑ３５の能
力に依らず、出力端子３１．３２の出力電位Ｖ３１．　
　ＶＢ２はＶＢ２−ＶＰ＝ＶＰ−ＶＢ２の関係を保ちな
がらＶＢ２は電源電位に、ＶＢ２はＧＮＤ電位に近づく
。

Ｃ発明の効果］ 以上説明したように本発明は、センスアンプを電源側に
駆動する出力端子の電位とセンスアンプをＧＮＤ側に駆
動する出力端子の電位の中間電位を常にビット線のプリ
チャージ電位に保ちながらセンスアンプを駆動すること
により、センスアンプのフリッププロップの２つの共通
ソース節点を同時に、かつ同じ速度で駆動できる。従っ
て、ビット線容量のバラツキに起因する感度劣化がなく
なり、大幅にセンス感度が改善される効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は第１
図および第３図に示す回路に人力される信号の波形図、
第３図は本発明の第２の実施例の回路図、第４図は従来
のセンスアンプ駆動回路の回路図、第５図はセンスアン
プの回路図、第６図は第４図に示す回路に入力される信
号の波形図である。 Ｑｌｌ、　　Ｑ１３．　　Ｑ３１．　　Ｑ３３゜Ｑ４１
．　　Ｑ５１．　　Ｑ５２・・・・・・Ｐ型トランジス
タ、Ｑ１０．　０１４〜Ｑ　１６゜ Ｑ３２．　　Ｑ３４〜Ｑ３６゜ Ｑ５３．　　Ｑ５４．　　Ｑ４２・・・・・・Ｎ型トラ
ンジスタ、Ｒ１１゜ Ｒ１２゜ Ｒ３１゜ Ｒ３２・ ・抵抗、 Ｉｆ、　　１２．　３１゜ ３２．４１．４２・・・・・・・出力端子、５１゜ ５２　・ フリップフロップ共通 ソース節点。

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳ構成の交差接続されたフリップフロップを用い
   たセンスアンプを有するダイナミックＲＡＭのセンスア
   ンプ駆動回路において、センスアンプのＮ型フリップフ
   ロップ、Ｐ型フリップフロップそれぞれの共通ソース節
   点に接続された出力端子を第１および第２の抵抗で直列
   に接続し、前期出力端子を第１および第２の抵抗の中間
   節点の電位によって駆動することを特徴とするセンスア
   ンプ駆動回路。