JPH0360067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0360067A JPH0360067A JP1194725A JP19472589A JPH0360067A JP H0360067 A JPH0360067 A JP H0360067A JP 1194725 A JP1194725 A JP 1194725A JP 19472589 A JP19472589 A JP 19472589A JP H0360067 A JPH0360067 A JP H0360067A
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
集積回路半導体装置の素子間分離の方法に関し、集積回
路半導体装置内の素子間の分離領域の形成を、半導体素
子の電極と自己整合して作成することのできる半導体装
置の製造方法を提供することを目的とし、 ｌ対の電流電極と制御電極とを有する半導体素子を半導
体基板に集積化した集積回路半導体装置の製造方法であ
って、該半導体素子の電極間領域をマスクで覆う工程と
、該マスクと電極を介して半導体基板に不活性化イオン
を注入し、前記半導体素子周囲に素子分離領域を形成す
る工程とを有するように槽底する。
路半導体装置内の素子間の分離領域の形成を、半導体素
子の電極と自己整合して作成することのできる半導体装
置の製造方法を提供することを目的とし、 ｌ対の電流電極と制御電極とを有する半導体素子を半導
体基板に集積化した集積回路半導体装置の製造方法であ
って、該半導体素子の電極間領域をマスクで覆う工程と
、該マスクと電極を介して半導体基板に不活性化イオン
を注入し、前記半導体素子周囲に素子分離領域を形成す
る工程とを有するように槽底する。
［産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に、集積回
路半導体装置の素子間分離の方法に間する。
路半導体装置の素子間分離の方法に間する。
近年、半導体集積回路の大規模化に伴い、半導体素子の
微細化がますます進められている。これには、素子ない
しは電極の微細化のみならず、素子を形成する素子領域
ないしは活性領域の微細化が望まれ、このため微細な活
性領域内に素子を精度よく形成することが望まれる。
微細化がますます進められている。これには、素子ない
しは電極の微細化のみならず、素子を形成する素子領域
ないしは活性領域の微細化が望まれ、このため微細な活
性領域内に素子を精度よく形成することが望まれる。
［従来の技術］
第２図（Ａ＞、（Ｂ）に従来の技術による半導体装置の
製造方法を示す。
製造方法を示す。
まず、第２図（Ａ）に示すように、半導体基板５ｉの表
面に活性領域５５をカバーするマスク５２を形成し、こ
のマスク５２を介して不活性化イオン５３、たと見ば酸
素イオン、を半導体基板５１全面にイオン注入し、分離
領域５４を形成する。
面に活性領域５５をカバーするマスク５２を形成し、こ
のマスク５２を介して不活性化イオン５３、たと見ば酸
素イオン、を半導体基板５１全面にイオン注入し、分離
領域５４を形成する。
すなわち、分離領域５４によって囲まれた領域に活性領
域５５が形成される。
域５５が形成される。
その後、このようにして画定された活性領域５５に素子
構造を形成する。たとえば、ｌ対の電流電極であるソー
ス、／ドレインを極５６．５７及びその間で電流を制御
する制御電極であるゲート電極５８を半導体基板１の素
子領域５５表面に形成する。
構造を形成する。たとえば、ｌ対の電流電極であるソー
ス、／ドレインを極５６．５７及びその間で電流を制御
する制御電極であるゲート電極５８を半導体基板１の素
子領域５５表面に形成する。
ここで、マスク５２としては、レジスト又は金属を用い
ることができる。レジストの場合、たとえばシプレ社よ
り入手できるレジストＡＺを厚さ約１，５μｍ程度形成
し、露光してパターン化する。金属マスクの場合は、ま
ず金属層を形成し、その上にレジスト層を形成し、レジ
スト層をＪｍ露光して現像し、まずレジスト層のパター
ンを形成する。このレジスト層のパターンを金属層に転
写し、金属層パターンを形成する。 不活性化イオン５
３としては、半導体がＧａＡｓの場合、酸素イオン等を
用いることができる。その他、半導体を高抵抗状態に変
換できる（、のであれば、不活性化イオンとして使用で
きる。
ることができる。レジストの場合、たとえばシプレ社よ
り入手できるレジストＡＺを厚さ約１，５μｍ程度形成
し、露光してパターン化する。金属マスクの場合は、ま
ず金属層を形成し、その上にレジスト層を形成し、レジ
スト層をＪｍ露光して現像し、まずレジスト層のパター
ンを形成する。このレジスト層のパターンを金属層に転
写し、金属層パターンを形成する。 不活性化イオン５
３としては、半導体がＧａＡｓの場合、酸素イオン等を
用いることができる。その他、半導体を高抵抗状態に変
換できる（、のであれば、不活性化イオンとして使用で
きる。
現在のホトリソグラフィ技術によれば、ソース／ドレイ
ン電極５６．５７と分離領域５４との境界を完全に一致
させることは難しく、通常０．５μｍ位の余裕が望まれ
る４従って、両側で合計的１μｍ程度の余分な幅が必要
とされる。
ン電極５６．５７と分離領域５４との境界を完全に一致
させることは難しく、通常０．５μｍ位の余裕が望まれ
る４従って、両側で合計的１μｍ程度の余分な幅が必要
とされる。
［発明が解決しようとする課題］
以上述べた従来の技術によれば、活性領域５５に半導体
素子を形成するため、活性領域５５の大きさは、マスク
の合せ精度を見込んで、半導体素子に必要な面積よりも
大きくしておかなければならなかった。すなわち、マス
クの合せ精度分生導体基板の面積利用率が妨げられてい
た。
素子を形成するため、活性領域５５の大きさは、マスク
の合せ精度を見込んで、半導体素子に必要な面積よりも
大きくしておかなければならなかった。すなわち、マス
クの合せ精度分生導体基板の面積利用率が妨げられてい
た。
本発明の目的は、集積回路半導体装置内の素子間の分離
領域の形成を、半導体素子の電極と自己整合して作成す
ることのできる半導体装置の製造方法を提供することで
ある。
領域の形成を、半導体素子の電極と自己整合して作成す
ることのできる半導体装置の製造方法を提供することで
ある。
［課題を解決するための手段Ｊ
第１図（Ａ、 ）、（Ｂ）は本発明の原理説明図である
。
。
まず、第１図（Ａ＞に示すように、半導体素子の電極を
半導体基板１上に形成する。たとえば、］対の電流電極
２．３とその間の制ｍ電極４を形成する。
半導体基板１上に形成する。たとえば、］対の電流電極
２．３とその間の制ｍ電極４を形成する。
を極形成後、第１図（Ｂ）に示すように、電極間領域を
マスク５で覆い、このマスク５及び電極２．３、（４）
をマスクとして不活性化イオン０をイオン注入する６図
示の場合、１対の電流を極２．３の端が実効的なマスク
の端となり、電流電ｆ！２．３と自己整合した分離領域
７が形成される、たとえば、半導体素子が電界効果型ト
ランジスタであり、ｔ［ｉ２．３がソース／ドレイン電
極４極であり、を極４がゲート電極である。不活性化イ
オン６はたとえば酸素イオンである。マスク５はたとえ
ばレジスト層、金属層等で作成できる。
マスク５で覆い、このマスク５及び電極２．３、（４）
をマスクとして不活性化イオン０をイオン注入する６図
示の場合、１対の電流を極２．３の端が実効的なマスク
の端となり、電流電ｆ！２．３と自己整合した分離領域
７が形成される、たとえば、半導体素子が電界効果型ト
ランジスタであり、ｔ［ｉ２．３がソース／ドレイン電
極４極であり、を極４がゲート電極である。不活性化イ
オン６はたとえば酸素イオンである。マスク５はたとえ
ばレジスト層、金属層等で作成できる。
［作用］
電極形成後、電極間領域をマスク５で覆い、不活性化イ
オン６のイオン注入を行うので、電極（図示の場合、ソ
ース／ドレイン電極２．３）の端部が実効的なマスクの
端部となるので、マスク５としてマスク合せ精度が不要
となり、電極と自己整合した形で分離領域７が形成され
る。電［！間領域はマスク５で覆われるので、不活性化
イオン６の影響を受けない、従って、必要最少限の面積
で素子領域を形成できる。
オン６のイオン注入を行うので、電極（図示の場合、ソ
ース／ドレイン電極２．３）の端部が実効的なマスクの
端部となるので、マスク５としてマスク合せ精度が不要
となり、電極と自己整合した形で分離領域７が形成され
る。電［！間領域はマスク５で覆われるので、不活性化
イオン６の影響を受けない、従って、必要最少限の面積
で素子領域を形成できる。
［実施例］
第３図＜Ａ）〜（Ｄ）は本発明の実施例によるＨＥＭＴ
集積回路半導体装置の製造方法を示す。
集積回路半導体装置の製造方法を示す。
なお、図では１つのＨＥＭＴを示すが、基板上には多数
のＨＥＭＴが作成されるものとする。ＨＥＭＴ用半導体
基板１は、通常複数の層を有する。
のＨＥＭＴが作成されるものとする。ＨＥＭＴ用半導体
基板１は、通常複数の層を有する。
たとえば、ＧａＡＳ基板上にＧａＡｓバヴファ層、Ｇａ
Ａｓ電子走行層、ｎ型ＡｌＧａＡｓ電子供給層、ＧａＡ
ｓ＃ヤツブ層等が形成される。また、エンハンスメント
モード、デプレションモードの調整用にはＡｌＧａＡｓ
ストッパ層、ＧａＡｓキャップ層等が使われる０図にお
いては、下地結晶層１１、電子走行層１２、電子供給層
１３のみを示す、これらの層を含む半導体基板１上にソ
ース電極２、ドレイン電極３、ゲートを極４が形成され
る。ゲート電極４のゲート電圧により電子走行層１２表
面に形成される２次元電子ガス１４の走行が制御される
。
Ａｓ電子走行層、ｎ型ＡｌＧａＡｓ電子供給層、ＧａＡ
ｓ＃ヤツブ層等が形成される。また、エンハンスメント
モード、デプレションモードの調整用にはＡｌＧａＡｓ
ストッパ層、ＧａＡｓキャップ層等が使われる０図にお
いては、下地結晶層１１、電子走行層１２、電子供給層
１３のみを示す、これらの層を含む半導体基板１上にソ
ース電極２、ドレイン電極３、ゲートを極４が形成され
る。ゲート電極４のゲート電圧により電子走行層１２表
面に形成される２次元電子ガス１４の走行が制御される
。
第３図（Ｂ）は電極の千面楕遺を示す平面図である０図
示のように、Ｘ方向、Ｘ方向をとると、ソース電極２、
ドレイン電極３が平行にＸ方向に沿って配置され、互い
対向する。ソース電極２とドレイン電極３の間にゲート
電＠４が配置され・る。
示のように、Ｘ方向、Ｘ方向をとると、ソース電極２、
ドレイン電極３が平行にＸ方向に沿って配置され、互い
対向する。ソース電極２とドレイン電極３の間にゲート
電＠４が配置され・る。
ゲートｔ ｔｒｉ ４の一端はポンディングパッド４ａ
に連続している。
に連続している。
たとえば、ソース電極２とトレインＨｉ３との間隔は約
２μｍであり、ゲート電１Ｆｆ１４の幅は約０゜５μｍ
である。ソース電極２とドレイン電極３は、たとえば厚
さ約１０００人のＡｕａｅの下層と厚さ約４０００人の
＾Ｕの上層で形成される。また、ゲート電極４は、たと
えば厚さ約１０００人のＴｉの下層、厚さ約１０００人
のｐｔの中層、厚さ約３０００大のＡｕの上層から構成
される。
２μｍであり、ゲート電１Ｆｆ１４の幅は約０゜５μｍ
である。ソース電極２とドレイン電極３は、たとえば厚
さ約１０００人のＡｕａｅの下層と厚さ約４０００人の
＾Ｕの上層で形成される。また、ゲート電極４は、たと
えば厚さ約１０００人のＴｉの下層、厚さ約１０００人
のｐｔの中層、厚さ約３０００大のＡｕの上層から構成
される。
第３図（Ｃ）に示すように、を極間領域をマスク５で覆
う、たとえば、厚さ約１，５μｍ以上のレジストＡＺの
層でソース電［ｉ２とゲート電極４の間及びゲートを極
４とドレイン電極３の間を覆つたマスク５を形成する。
う、たとえば、厚さ約１，５μｍ以上のレジストＡＺの
層でソース電［ｉ２とゲート電極４の間及びゲートを極
４とドレイン電極３の間を覆つたマスク５を形成する。
レジストでは、イオン阻止能が不足する場合は、−旦、
ＳｉＯ、、ＳｉＯＮ等の眉間絶縁膜、表面保護膜等の絶
縁膜を形成した後、金属層を形成し、その上にレジスト
層を形成し、レジスト層をパターン化した後、レジスト
層パターンを金属層に転写して所定の形状の金属層マス
ク５を形成する。
ＳｉＯ、、ＳｉＯＮ等の眉間絶縁膜、表面保護膜等の絶
縁膜を形成した後、金属層を形成し、その上にレジスト
層を形成し、レジスト層をパターン化した後、レジスト
層パターンを金属層に転写して所定の形状の金属層マス
ク５を形成する。
次に、第３図（Ｄ）に示すように、全面に酸素イオン等
の不活性化イオン６を注入する。素子領域は、マスク５
及びｔ＠２．３．４に被覆されているので、不活性化イ
オンは阻止され半導体層には到達しない９電［ｉ２．３
の端部よりも外側では、不活性化イオンが電子供給層１
３を突き抜け、電子走行層１２よりも下のレベルまで侵
入し、分離頭載７を形成する。たとえば、不活性化イオ
ンで、ｂる酸素イオン６の加速ヱネルギは１００〜２０
０ｋｅＶ−注入量は１ ｘ １０ ”’ｃｒｙ−”程度
である。
の不活性化イオン６を注入する。素子領域は、マスク５
及びｔ＠２．３．４に被覆されているので、不活性化イ
オンは阻止され半導体層には到達しない９電［ｉ２．３
の端部よりも外側では、不活性化イオンが電子供給層１
３を突き抜け、電子走行層１２よりも下のレベルまで侵
入し、分離頭載７を形成する。たとえば、不活性化イオ
ンで、ｂる酸素イオン６の加速ヱネルギは１００〜２０
０ｋｅＶ−注入量は１ ｘ １０ ”’ｃｒｙ−”程度
である。
なお、上述の実施例において、半導体素子としてＨＥＭ
Ｔを用いる場合を説明したが、同様にしてＭＥＳＦＥＴ
、Ｓ Ｉ ５ＦＥＴ等の電界効果半導体素子（ＦＥＴ）
を用いることもできる。また、ＦＥＴに限らず、バイポ
ーラトランジスタ等の半導体素子であっても、表面上の
！［！が素子領域の外郭を画定する素子であれば同様の
製造方法を用いることができる。
Ｔを用いる場合を説明したが、同様にしてＭＥＳＦＥＴ
、Ｓ Ｉ ５ＦＥＴ等の電界効果半導体素子（ＦＥＴ）
を用いることもできる。また、ＦＥＴに限らず、バイポ
ーラトランジスタ等の半導体素子であっても、表面上の
！［！が素子領域の外郭を画定する素子であれば同様の
製造方法を用いることができる。
不活性化不純物として、酸素を用いる場合を説明したが
、ＧａＡｓに酸素をドープすると半絶縁性になることを
利用したものである。同様に、半導体としてＩｎＰを用
いる場合には、Ｆｅをドープすればよい、その他、素子
領域を形成する半導体を不活性化（高抵抗化）できるも
のであれば、これらに限らない。
、ＧａＡｓに酸素をドープすると半絶縁性になることを
利用したものである。同様に、半導体としてＩｎＰを用
いる場合には、Ｆｅをドープすればよい、その他、素子
領域を形成する半導体を不活性化（高抵抗化）できるも
のであれば、これらに限らない。
第４図（Ａ）、（Ｂ）は本発明の他の実施例による半導
体装置の製造方法を示す、第４図（Ａ）が平面図、第４
図（Ｅ）が断面図である。
体装置の製造方法を示す、第４図（Ａ）が平面図、第４
図（Ｅ）が断面図である。
ＧａＡＳ等の半導体基板１の表面に、ソース電極２２、
ゲート電極２４、ドレイン電極２３を同心円状に形成す
る。ソース電［２２、ドレイン電極２３は半導体基板１
表面とオーミック接触を形成し、ゲート電極２４は半導
体基板１表面とショッ１キ接触を形成する。なお、同様
の構成の半導体素子が複数配置されている。
ゲート電極２４、ドレイン電極２３を同心円状に形成す
る。ソース電［２２、ドレイン電極２３は半導体基板１
表面とオーミック接触を形成し、ゲート電極２４は半導
体基板１表面とショッ１キ接触を形成する。なお、同様
の構成の半導体素子が複数配置されている。
これらの電極の上に電極間領域を覆うようにマスク２５
を形成する。第４図（Ｂ）に明らかなように、マスク２
５は、ソース電極２２とゲート電極２４の間及びゲート
ｔ ＆ ２４とドレインを極２３の間の領域を覆うこと
か必要であり、ソース電ｆ！２２、ゲート電極２４も覆
っても何等差し支えはない、このようなマスク２５を形
成した後、半導体基板１の全面を不活性化イオン、たと
えば酸素イオンでイオン注入する。
を形成する。第４図（Ｂ）に明らかなように、マスク２
５は、ソース電極２２とゲート電極２４の間及びゲート
ｔ ＆ ２４とドレインを極２３の間の領域を覆うこと
か必要であり、ソース電ｆ！２２、ゲート電極２４も覆
っても何等差し支えはない、このようなマスク２５を形
成した後、半導体基板１の全面を不活性化イオン、たと
えば酸素イオンでイオン注入する。
本実施例の場合、ドレイン電ｆ！２５が半導体素子の外
郭を画定しており、素子領域と分離領域の境界はトレイ
ン電極２３の外縁のみによって定まる。第３図（Ｂ）の
電極パターンではｙ方向についてはマスクの合せ精度を
見込む必要があったが、本実施例ではその必要もない。
郭を画定しており、素子領域と分離領域の境界はトレイ
ン電極２３の外縁のみによって定まる。第３図（Ｂ）の
電極パターンではｙ方向についてはマスクの合せ精度を
見込む必要があったが、本実施例ではその必要もない。
以上、実施例に沿って本発明を説明したが、本発明はこ
れらに制限されるものではない、たとえば、種々の変更
、改良、組み合わせ等が可能なことは等業者に自明であ
ろう。
れらに制限されるものではない、たとえば、種々の変更
、改良、組み合わせ等が可能なことは等業者に自明であ
ろう。
［発明の効果］
以上説明したように、本発明によれば、集積回路半導体
装置において、半導体素子のｔ極そのものに自己整合的
に素子分離領域を形成することができる。
装置において、半導体素子のｔ極そのものに自己整合的
に素子分離領域を形成することができる。
集積回路の集積度の向上が容易になる。
【図面の簡単な説明】
第１図（Ａ）、（Ｂ）は本発明の原理説明図であり、第
１図（Ａ）は′ｒ４極形酸形成程を示す断面図、第１図
（Ｂ）はイオン注入の工程を示す断面図、 第２図（Ａ）、（Ｂ）は従来の技術を示す図であり、第
２図（Ａ）は活性領域画定の工程を示す断面図、第２図
（Ｂ）は半導体素子作成の工程を示す断面図、 第３図（Ａ）〜（Ｄ）は本発明の実施例によるＨＥＭＴ
−ＬＳＩの製造方法を示し、第３図（Ａ）は電極作成の
工程を示す断面図、第３図（Ｂ）は！極の平面構造を示
す平面図、第３図（Ｃ）はマスク形成の工程を示す断面
図、第３図（Ｄ＞は不活性化イオンの注入工程を示す断
面図、第４図（Ａ）、（Ｂ）は本発明の他の実施例によ
る半導体装置の製造方法を示し、第４図（Ａ）は平面図
、第４図（Ｂ）は断面図である。。 図において、 ■ ２．３ １ ２ ３ ４ ２ 基板 電流電極 制御電極 マスク 不活性化イオン 分離領域 下地結晶層 電子走行層 電子供給層 ２次元電子ガス ソース電極 ３ ４ ５ ドレイン電極 ゲート電極 マスク （Ａ）電極形成 （Ｂ）イオン注入 （Ａ）活性領域画定 （Ｂ）半導体素子作成 （Ａ）電極作成 ら （Ｂ）電極の平面構造 本発明の実施例によるＨＥＭＴ ＬＳＩの製造方法第
３図（その１） （Ｃ）マスク形成 （Ｄ）不活性化イオンの注入 本発明の実施例によるＨＥＭＴ ＬＳＩの製造方法第
３図（その２）
１図（Ａ）は′ｒ４極形酸形成程を示す断面図、第１図
（Ｂ）はイオン注入の工程を示す断面図、 第２図（Ａ）、（Ｂ）は従来の技術を示す図であり、第
２図（Ａ）は活性領域画定の工程を示す断面図、第２図
（Ｂ）は半導体素子作成の工程を示す断面図、 第３図（Ａ）〜（Ｄ）は本発明の実施例によるＨＥＭＴ
−ＬＳＩの製造方法を示し、第３図（Ａ）は電極作成の
工程を示す断面図、第３図（Ｂ）は！極の平面構造を示
す平面図、第３図（Ｃ）はマスク形成の工程を示す断面
図、第３図（Ｄ＞は不活性化イオンの注入工程を示す断
面図、第４図（Ａ）、（Ｂ）は本発明の他の実施例によ
る半導体装置の製造方法を示し、第４図（Ａ）は平面図
、第４図（Ｂ）は断面図である。。 図において、 ■ ２．３ １ ２ ３ ４ ２ 基板 電流電極 制御電極 マスク 不活性化イオン 分離領域 下地結晶層 電子走行層 電子供給層 ２次元電子ガス ソース電極 ３ ４ ５ ドレイン電極 ゲート電極 マスク （Ａ）電極形成 （Ｂ）イオン注入 （Ａ）活性領域画定 （Ｂ）半導体素子作成 （Ａ）電極作成 ら （Ｂ）電極の平面構造 本発明の実施例によるＨＥＭＴ ＬＳＩの製造方法第
３図（その１） （Ｃ）マスク形成 （Ｄ）不活性化イオンの注入 本発明の実施例によるＨＥＭＴ ＬＳＩの製造方法第
３図（その２）
Claims (2)
- （１）、１対の電流電極（２、３）と制御電極（４）と
を有する半導体素子を半導体基板（１）に集積化した集
積回路半導体装置の製造方法であって、 該半導体素子の電極間領域をマスク（５）で覆う工程と
、 該マスク（５）と電極（２、３、４）を介して半導体基
板（１）に不活性化イオン（６）を注入し、前記半導体
素子周囲に素子分離領域（７）を形成する工程と を有する半導体装置の製造方法。 - （２）、前記マスクで覆う工程が、電極を形成した半導
体基板表面上に絶縁膜を介して金属層を形成し、その上
にレジスト層を形成し、レジスト層をパターン化し、レ
ジスト層パターンを金属層に転写することを含む請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194725A JPH0360067A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194725A JPH0360067A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360067A true JPH0360067A (ja) | 1991-03-15 |
Family
ID=16329204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194725A Pending JPH0360067A (ja) | 1989-07-27 | 1989-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360067A (ja) |
-
1989
- 1989-07-27 JP JP1194725A patent/JPH0360067A/ja active Pending
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