JPH0360179B2 - - Google Patents
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- JPH0360179B2 JPH0360179B2 JP59247019A JP24701984A JPH0360179B2 JP H0360179 B2 JPH0360179 B2 JP H0360179B2 JP 59247019 A JP59247019 A JP 59247019A JP 24701984 A JP24701984 A JP 24701984A JP H0360179 B2 JPH0360179 B2 JP H0360179B2
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- Japan
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- gate electrode
- film
- etching
- layer
- forming
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の主表面にゲート領域の
能動層ならびにソースおよびドレインイオン注入
領域を配設してなる電界効果トランジスタの製造
方法に関するものである。
能動層ならびにソースおよびドレインイオン注入
領域を配設してなる電界効果トランジスタの製造
方法に関するものである。
例えばGaAs等の化合物半導体を用いたシヨツ
トキー接合ゲート形電界効果トランジスタ（以下
MESFETを称す）は、高周波増幅器や発振器な
どを構成する個別半導体素子として広く使われ、
また最近では高周波ならびに高速集積回路の基本
素子としても重要な役割を果しつつある。ところ
で、このようなMESFETの高周波性能指数は、
良く知られているように伝達コンダクタンスgm
とゲート容量Cgを用いてgm／Cgで記述される。
トキー接合ゲート形電界効果トランジスタ（以下
MESFETを称す）は、高周波増幅器や発振器な
どを構成する個別半導体素子として広く使われ、
また最近では高周波ならびに高速集積回路の基本
素子としても重要な役割を果しつつある。ところ
で、このようなMESFETの高周波性能指数は、
良く知られているように伝達コンダクタンスgm
とゲート容量Cgを用いてgm／Cgで記述される。
すなわち、gmを大きくしCgを減らすことによ
り高周波性能指数は改善される。この場合、gm
に着目すると、MESFETの実効的なgmは、チヤ
ネル部の特性から決まる真性伝達コンダクタンス
gm0とソース・ゲート間の直列付加抵抗Rsとに
よりgm＝gm0／（１＋gm0Rs）で表わされるこ
とが知られている。すなわち、Rsがあるため実
効的なgmは真性gm0より小さくなつてしまう。
したがつて、このRsをいかに小さくするかが、
大きな伝達コンダクタンスを得てMESFETの高
周波特性を改善するための１つの鍵である。
り高周波性能指数は改善される。この場合、gm
に着目すると、MESFETの実効的なgmは、チヤ
ネル部の特性から決まる真性伝達コンダクタンス
gm0とソース・ゲート間の直列付加抵抗Rsとに
よりgm＝gm0／（１＋gm0Rs）で表わされるこ
とが知られている。すなわち、Rsがあるため実
効的なgmは真性gm0より小さくなつてしまう。
したがつて、このRsをいかに小さくするかが、
大きな伝達コンダクタンスを得てMESFETの高
周波特性を改善するための１つの鍵である。
Rsを低減させる方法として、ゲート・シヨツ
トキ接合とソースおよびドレイン領域との自己整
合法が知られている。これには、具体的にはいく
つかの方法があるが、代表的なのは第４図に示す
ようなものである。つまり、GaAs等の高抵抗化
合物半導体基板１１の主表面にｎ形不純物として
例えばSiを選択イオン注入し、能動層となる１次
イオン注入層１２を形成する（第４図ａ）。上記
主表面上に、例えばプラズマCVD法によつて厚
さ0.15μｍの窒化シリコン膜１３を堆積させる。
さらにこの上に例えばレジスト１４1、SiO2など
の絶縁膜１４2およびレジスト１４3の３層構造を
有する３層レジストを形成する。次に、３層レジ
スト１４のうち最上層のレジスト１４3を光露光
法によりパタニングし、これをマスクとしてより
下層の絶縁膜１４2を、さらに最下層レジスト１
４1を、順次反応性イオンエツチング（RIE）等
で加工し、ソース・ドレイン形成領域に開口をあ
けて窒化シリコン膜１３を選択的に露出させる。
続いて、この３層レジスト１４をマスクにしてｎ
形不純物として例えばSiを選択イオン注入し、前
記の１次イオン注入層１２に対して10倍前後の不
純物密度を有する高密度イオン注入層１５を形成
する（第４図ｂ）。このように形成した基板主面
上に絶縁膜、例えば0.3μｍ厚のSiO2膜を堆積させ
る。引続き、３層レジスト１４上に堆積した上記
SiO2膜を、３層レジスト１４とともにリフト・
オフによつて除去することにより、３層レジスト
の最下層レジスト１４1のパタンを反転させたパ
タンを有するSiO2膜１６を、窒化シリコン膜１
３の上に形成する（第４図ｃ）。このリフト・オ
フ加工により、SiO2膜１６は高密度イオン注入
層１５のほぼ真上に形成される。この場合、３層
レジストの最下層レジスト１４1を中間層１４2に
対してサイド・エツチされた形状、すなわち第４
図ｂに示したようにＴ形形状にしておくと、上記
SiO2膜１６は高密度イオン注入層１５の注入端
より上記サイド・エツチ分だけ余分に高密度イオ
ン注入層１５を被うこととなる。次いで、イオン
注入層を活性化させるため、例えば窒素雰囲気中
で800℃、20分間の熱処理を行なう。
トキ接合とソースおよびドレイン領域との自己整
合法が知られている。これには、具体的にはいく
つかの方法があるが、代表的なのは第４図に示す
ようなものである。つまり、GaAs等の高抵抗化
合物半導体基板１１の主表面にｎ形不純物として
例えばSiを選択イオン注入し、能動層となる１次
イオン注入層１２を形成する（第４図ａ）。上記
主表面上に、例えばプラズマCVD法によつて厚
さ0.15μｍの窒化シリコン膜１３を堆積させる。
さらにこの上に例えばレジスト１４1、SiO2など
の絶縁膜１４2およびレジスト１４3の３層構造を
有する３層レジストを形成する。次に、３層レジ
スト１４のうち最上層のレジスト１４3を光露光
法によりパタニングし、これをマスクとしてより
下層の絶縁膜１４2を、さらに最下層レジスト１
４1を、順次反応性イオンエツチング（RIE）等
で加工し、ソース・ドレイン形成領域に開口をあ
けて窒化シリコン膜１３を選択的に露出させる。
続いて、この３層レジスト１４をマスクにしてｎ
形不純物として例えばSiを選択イオン注入し、前
記の１次イオン注入層１２に対して10倍前後の不
純物密度を有する高密度イオン注入層１５を形成
する（第４図ｂ）。このように形成した基板主面
上に絶縁膜、例えば0.3μｍ厚のSiO2膜を堆積させ
る。引続き、３層レジスト１４上に堆積した上記
SiO2膜を、３層レジスト１４とともにリフト・
オフによつて除去することにより、３層レジスト
の最下層レジスト１４1のパタンを反転させたパ
タンを有するSiO2膜１６を、窒化シリコン膜１
３の上に形成する（第４図ｃ）。このリフト・オ
フ加工により、SiO2膜１６は高密度イオン注入
層１５のほぼ真上に形成される。この場合、３層
レジストの最下層レジスト１４1を中間層１４2に
対してサイド・エツチされた形状、すなわち第４
図ｂに示したようにＴ形形状にしておくと、上記
SiO2膜１６は高密度イオン注入層１５の注入端
より上記サイド・エツチ分だけ余分に高密度イオ
ン注入層１５を被うこととなる。次いで、イオン
注入層を活性化させるため、例えば窒素雰囲気中
で800℃、20分間の熱処理を行なう。
次に、窒化シリコン膜１３およびSiO2膜１６
を搭載した基板主表面上に、ソース電極およびド
レイン電極に対応する部分のみに開口をもつレジ
ストパタンを形成し、これをマスクとして前記
SiO2膜１６および窒化シリコン膜１３を、それ
ぞれ例えば反応性イオンエツチングおよびプラズ
マエツチングによつて除去する。次いで、上記レ
ジストパタンを利用して、オーミツク金属として
例えばAuGe／Niを蒸着後、リフト・オフし、残
留部を合金化することによつて、ソース電極１
７、ドレイン電極１８を形成する。次に、基板主
表面上に、ゲート電極金属に対応する部分のみに
開口をもつレジストパタンを形成し、SiO2膜に
比べて窒化シリコン膜のエツチング速度の方が大
きいエツチング方法、例えばプラズマエツチング
や反応性イオンエツチングを用いて窒化シリコン
膜１３をエツチングし、１次イオン注入層１２の
表面を露出させる。次いで、GaAsとシヨツトキ
接合を形成する金属を堆積させた後、不要部分を
レジストとともにリフト・オフすることによつて
ゲート電極１９を形成する（第４図ｄ）。
を搭載した基板主表面上に、ソース電極およびド
レイン電極に対応する部分のみに開口をもつレジ
ストパタンを形成し、これをマスクとして前記
SiO2膜１６および窒化シリコン膜１３を、それ
ぞれ例えば反応性イオンエツチングおよびプラズ
マエツチングによつて除去する。次いで、上記レ
ジストパタンを利用して、オーミツク金属として
例えばAuGe／Niを蒸着後、リフト・オフし、残
留部を合金化することによつて、ソース電極１
７、ドレイン電極１８を形成する。次に、基板主
表面上に、ゲート電極金属に対応する部分のみに
開口をもつレジストパタンを形成し、SiO2膜に
比べて窒化シリコン膜のエツチング速度の方が大
きいエツチング方法、例えばプラズマエツチング
や反応性イオンエツチングを用いて窒化シリコン
膜１３をエツチングし、１次イオン注入層１２の
表面を露出させる。次いで、GaAsとシヨツトキ
接合を形成する金属を堆積させた後、不要部分を
レジストとともにリフト・オフすることによつて
ゲート電極１９を形成する（第４図ｄ）。
しかしながら、この製造方法により得られる自
己整合形MESFETには、ゲート電極１９が絶縁
膜１６の上にのり上げてしまうという欠点があ
る。すなわち、この構造によれば、ゲート電極と
チヤネル層との間の容量Cgは、第５図に示すよ
うに接合容量Cjと他に、絶縁膜上にのり上げた電
極部分とチヤネル間の浮遊容量Cpが加わつてCg
＝Cj＋2Cpとなる。Cgの値が大きくなると、前述
したように素子の高周波・高速特性は悪くなり、
GaAs ICの性能を減じることになる。
己整合形MESFETには、ゲート電極１９が絶縁
膜１６の上にのり上げてしまうという欠点があ
る。すなわち、この構造によれば、ゲート電極と
チヤネル層との間の容量Cgは、第５図に示すよ
うに接合容量Cjと他に、絶縁膜上にのり上げた電
極部分とチヤネル間の浮遊容量Cpが加わつてCg
＝Cj＋2Cpとなる。Cgの値が大きくなると、前述
したように素子の高周波・高速特性は悪くなり、
GaAs ICの性能を減じることになる。
このような問題点を解決するために、本発明
は、ゲート電極の絶縁膜上へののり上げ部分を無
くすもので、その第１の方法はソース・ドレイン
領域を覆う絶縁膜を形成した半導体主表面上にゲ
ート電極材料自体を表面が平坦になるように堆積
させた後で、主表面に平行な方向に対し垂直な方
向のエツチング速度が大きい異方的エツチング法
により当該ゲート電極材料をエツチングするも
の、第２の方法はゲート電極材料上にさらに被膜
を堆積させて表面を平坦にした後、上記異方的エ
ツチングにより当該被膜をエツチングし、その後
残留した被膜をマスクにゲート電極材料をエツチ
ングするもの、さらに第３の方法はゲート電極材
料を堆積させた後、当該主表面をエツチング粒子
の入射方向に対し傾けて、指向性の強い粒子によ
るエツチングを行なうものである。
は、ゲート電極の絶縁膜上へののり上げ部分を無
くすもので、その第１の方法はソース・ドレイン
領域を覆う絶縁膜を形成した半導体主表面上にゲ
ート電極材料自体を表面が平坦になるように堆積
させた後で、主表面に平行な方向に対し垂直な方
向のエツチング速度が大きい異方的エツチング法
により当該ゲート電極材料をエツチングするも
の、第２の方法はゲート電極材料上にさらに被膜
を堆積させて表面を平坦にした後、上記異方的エ
ツチングにより当該被膜をエツチングし、その後
残留した被膜をマスクにゲート電極材料をエツチ
ングするもの、さらに第３の方法はゲート電極材
料を堆積させた後、当該主表面をエツチング粒子
の入射方向に対し傾けて、指向性の強い粒子によ
るエツチングを行なうものである。
第１および第２の方法では、予め表面を平坦に
形成して異方的エツチングを施すことにより、本
来厚く形成されていた絶縁膜に挾まれたゲート領
域上のみにゲート電極材料を残すことが可能とな
る。また、第３の方法では異方的エツチングのシ
ヤドウ効果により、絶縁膜の陰のゲート領域上の
みにゲート電極材料を残すことができる。
形成して異方的エツチングを施すことにより、本
来厚く形成されていた絶縁膜に挾まれたゲート領
域上のみにゲート電極材料を残すことが可能とな
る。また、第３の方法では異方的エツチングのシ
ヤドウ効果により、絶縁膜の陰のゲート領域上の
みにゲート電極材料を残すことができる。
第１図は本発明の一実施例を示す工程断面図で
ある。半導体基板としては、例えばSi等の単元素
半導体を用いてもよいが、以下、化合物半導体の
GaAsを用いる例について説明する。もちろん、
他の化合物半導体、例えばInP等を用いることも
できる。
ある。半導体基板としては、例えばSi等の単元素
半導体を用いてもよいが、以下、化合物半導体の
GaAsを用いる例について説明する。もちろん、
他の化合物半導体、例えばInP等を用いることも
できる。
まず、高抵抗GaAs基板３１の主表面に、図上
省略したが1.2μｍ厚のフオトレジストをマスクと
してｎ形不純物となる、例えばSiを、60keVの加
速電圧、ドーズ量１×1012cm-2でイオン注入し、
１次注入層３２を形成する（第１図ａ）。続いて、
厚さが0.15μｍの窒化シリコン膜３３をプラズマ
CDV法で全面に堆積させた後、ソース・ドレイ
ン領域となる部分のみ開口した前記３層レジスト
１４と同様の構造を有する多層レジスト３４を、
反応性イオンエツチング等を用いて形成する。こ
の多層レジスト３４をマスクにして、ｎ形不純物
となる、例えばSiを、加速電圧200keV、ドーズ
量４×1013cm-2で高密度イオン注入し、高密度注
入層３５を形成する（第１図ｂ）。次いで、多層
レジスト３４を搭載した基板主表面を例えばスパ
ツタ堆積法によりSiO2で覆つた後、当該多層レ
ジスト３４上のSiO2膜を多層レジスト３４とと
もにリフト・オフにより除去することによつて、
多層レジスト３４の最下層レジストのパタンを反
転させたパタンを有するSiO2膜３６を窒化シリ
コン膜３３上に形成する（第１図ｃ）。ここで、
イオン注入層３２，３５を活性化させるために、
例えば窒素雰囲気中で800℃、20分間の熱処理を
行なう。なお、イオンの熱拡散の少ないレーザア
ニールやフラツシユアニール等を用いることによ
つて活性化処理時の注入イオンの再分布を避ける
手法もある。
省略したが1.2μｍ厚のフオトレジストをマスクと
してｎ形不純物となる、例えばSiを、60keVの加
速電圧、ドーズ量１×1012cm-2でイオン注入し、
１次注入層３２を形成する（第１図ａ）。続いて、
厚さが0.15μｍの窒化シリコン膜３３をプラズマ
CDV法で全面に堆積させた後、ソース・ドレイ
ン領域となる部分のみ開口した前記３層レジスト
１４と同様の構造を有する多層レジスト３４を、
反応性イオンエツチング等を用いて形成する。こ
の多層レジスト３４をマスクにして、ｎ形不純物
となる、例えばSiを、加速電圧200keV、ドーズ
量４×1013cm-2で高密度イオン注入し、高密度注
入層３５を形成する（第１図ｂ）。次いで、多層
レジスト３４を搭載した基板主表面を例えばスパ
ツタ堆積法によりSiO2で覆つた後、当該多層レ
ジスト３４上のSiO2膜を多層レジスト３４とと
もにリフト・オフにより除去することによつて、
多層レジスト３４の最下層レジストのパタンを反
転させたパタンを有するSiO2膜３６を窒化シリ
コン膜３３上に形成する（第１図ｃ）。ここで、
イオン注入層３２，３５を活性化させるために、
例えば窒素雰囲気中で800℃、20分間の熱処理を
行なう。なお、イオンの熱拡散の少ないレーザア
ニールやフラツシユアニール等を用いることによ
つて活性化処理時の注入イオンの再分布を避ける
手法もある。
次に、基板主表面上に、図上省略したがソース
電極およびドレイン電極に対応する部分のみに開
口を持つレジストパタンを形成し、これをマスク
としてSiO2膜３６および窒化シリコン膜３３を、
それぞれ例えば反応性イオンエツチングおよびプ
ラズマエツチングによつて除去する。続いて当該
レジストパタンを利用して、オーミツク金属とし
て0.13μｍ層のAuGe／Niを蒸着した後リフト・
オフし、残留部を合理化することによつて、ソー
ス電極３７およびドレイン電極３８を形成する
（第１図ｄ）。
電極およびドレイン電極に対応する部分のみに開
口を持つレジストパタンを形成し、これをマスク
としてSiO2膜３６および窒化シリコン膜３３を、
それぞれ例えば反応性イオンエツチングおよびプ
ラズマエツチングによつて除去する。続いて当該
レジストパタンを利用して、オーミツク金属とし
て0.13μｍ層のAuGe／Niを蒸着した後リフト・
オフし、残留部を合理化することによつて、ソー
ス電極３７およびドレイン電極３８を形成する
（第１図ｄ）。
次に、窒化シリコン膜３３のうち少なくともゲ
ート領域上を、SiO2膜３６をマスクとするプラ
ズマエツチングあるいは反応性イオンエツチング
等によつて除去することにより、１次注入層３２
を露出させた後、GaAsとシヨツトキ接合を形成
するゲート電極材料３９を基板主表面上に堆積さ
せ表面を平坦にする（第１図ｅ）。このようにゲ
ート電極材料３９を、表面が平坦になるように堆
積させるためには、基板主表面に対して垂直な方
向と平行な方向の堆積速度がほぼ等しい、比較的
等方的な堆積法を用いるか、あるいはSiO2膜３
６に挾まれた凹状のゲート領域での堆積速度が他
の平坦領域での堆積速度より大きくなるような堆
積方法を用いる。なお、ゲート電極材料は必ずし
も単層で構成される必要はなく、多層構造であつ
てもよいが、そのような場合には、上述したよう
な堆積法を少なくとも一層の形成に用いることに
より、表面を平坦にすることが可能である。例え
ば、比較的等方的な堆積法を利用する例として
は、CVD法によつてＷ等の金属やSi−Ge−Ｂの
アモルフアス半導体を堆積させる方法、スパツタ
法によつてAl、Mo、Ｗ等の金属やそのシリサイ
ドを堆積させる方法、あるいはTi／Pt／Au等の
金属を蒸着させた後にメツキ法によつてAu等の
金属を堆積させる方法がある。ただし、このよう
な比較的等方的な堆積法により形成したゲート電
極材料の厚さは、ゲート接合部分の開口長、すな
わち互いに対向するSiO2膜３６の間隔の半分よ
り厚くすることによつて、ゲート領域上のゲート
電極材料を平坦化させる。例えば、前記ゲート開
口長が0.5μｍの場合、このゲート電極材料の厚さ
は0.25μｍ以上にすればよい。
ート領域上を、SiO2膜３６をマスクとするプラ
ズマエツチングあるいは反応性イオンエツチング
等によつて除去することにより、１次注入層３２
を露出させた後、GaAsとシヨツトキ接合を形成
するゲート電極材料３９を基板主表面上に堆積さ
せ表面を平坦にする（第１図ｅ）。このようにゲ
ート電極材料３９を、表面が平坦になるように堆
積させるためには、基板主表面に対して垂直な方
向と平行な方向の堆積速度がほぼ等しい、比較的
等方的な堆積法を用いるか、あるいはSiO2膜３
６に挾まれた凹状のゲート領域での堆積速度が他
の平坦領域での堆積速度より大きくなるような堆
積方法を用いる。なお、ゲート電極材料は必ずし
も単層で構成される必要はなく、多層構造であつ
てもよいが、そのような場合には、上述したよう
な堆積法を少なくとも一層の形成に用いることに
より、表面を平坦にすることが可能である。例え
ば、比較的等方的な堆積法を利用する例として
は、CVD法によつてＷ等の金属やSi−Ge−Ｂの
アモルフアス半導体を堆積させる方法、スパツタ
法によつてAl、Mo、Ｗ等の金属やそのシリサイ
ドを堆積させる方法、あるいはTi／Pt／Au等の
金属を蒸着させた後にメツキ法によつてAu等の
金属を堆積させる方法がある。ただし、このよう
な比較的等方的な堆積法により形成したゲート電
極材料の厚さは、ゲート接合部分の開口長、すな
わち互いに対向するSiO2膜３６の間隔の半分よ
り厚くすることによつて、ゲート領域上のゲート
電極材料を平坦化させる。例えば、前記ゲート開
口長が0.5μｍの場合、このゲート電極材料の厚さ
は0.25μｍ以上にすればよい。
また、凹状ゲート領域の堆積速度が平坦領域の
堆積速度より大きくなる堆積法としては、堆積と
堆積膜のエツチングとが同時に進行するバイア
ス・スパツタ法がある。この場合には、前記ゲー
ト開口長の半分以下の膜厚でもゲート領域上のゲ
ート電極材料を平坦化することができる。
堆積速度より大きくなる堆積法としては、堆積と
堆積膜のエツチングとが同時に進行するバイア
ス・スパツタ法がある。この場合には、前記ゲー
ト開口長の半分以下の膜厚でもゲート領域上のゲ
ート電極材料を平坦化することができる。
このようにゲート電極材料を堆積させた後、引
続いて基板主表面に垂直方向のエツチング速度が
平行方向のエツチング速度に対して格段に大きい
異方的エツチング法、例えばイオン・ミリング、
反応性イオンエツチングあるいは反応性イオンビ
ームエツチングによつて、ゲート電極材料を、
SiO2膜３６上の厚さに相当する分だけ除去する。
続いて基板主表面に垂直方向のエツチング速度が
平行方向のエツチング速度に対して格段に大きい
異方的エツチング法、例えばイオン・ミリング、
反応性イオンエツチングあるいは反応性イオンビ
ームエツチングによつて、ゲート電極材料を、
SiO2膜３６上の厚さに相当する分だけ除去する。
この結果、１次注入層３１上は覆うがSiO2膜
３６上にはのり上げないゲート電極３９1が自己
整合的に形成される（第１図ｆ）。なお、残留し
たゲート電極材料３９のうち不要な部分、例えば
第１図ｆのオーミツク電極周辺の部分３９2は、
必要ならば、図上省略したが少なくともゲート領
域上のゲート電極３９1を覆うレジストパタンを
マスクにしてエツチング除去することが可能であ
る。
３６上にはのり上げないゲート電極３９1が自己
整合的に形成される（第１図ｆ）。なお、残留し
たゲート電極材料３９のうち不要な部分、例えば
第１図ｆのオーミツク電極周辺の部分３９2は、
必要ならば、図上省略したが少なくともゲート領
域上のゲート電極３９1を覆うレジストパタンを
マスクにしてエツチング除去することが可能であ
る。
次に、第２図は、本発明の他の実施例を示す工
程断面図である。ただし、第１図ｄに相当するソ
ース・ドレイン電極形成までの工程は前述した実
施例の場合と同一であるため、その部分は省略
し、ゲート電極形成工程のみを示す。
程断面図である。ただし、第１図ｄに相当するソ
ース・ドレイン電極形成までの工程は前述した実
施例の場合と同一であるため、その部分は省略
し、ゲート電極形成工程のみを示す。
すなわち、先の実施例と同様にソース・ドレイ
ン電極３７，３８を形成した後、１次注入層３２
を露出させる。次いで、GaAsに対してシヨツト
キ接合を形成するゲート電極材料４１として、例
えばAlのような単層金属、あるいはTi（最下
層）／Pt（中間層）／Au（最上層）のような多層
金属を、例えば0.3μｍ厚さだけ、真空蒸着法によ
つて基板主表面上に堆積させる。引続いてその上
に等方的な堆積法、例えばプラズマCVD法によ
つて、絶縁膜、例えば窒化シリコン膜４２を堆積
させ、表面を平坦化させる（第２図ａ）。ただし、
平坦化されるためには窒化シリコン膜４２の厚さ
はゲート接合部分の開口長、すなわち、対向する
SiO2膜３６の間隔の半分より厚くする必要があ
る。例えば、ゲート接合部分の開口長が0.5μｍの
場合、窒化シリコン膜４２の厚さは0.25μｍ以上
にすればよい。第１図の実施例においてゲート電
極材料３９を堆積させる場合と同様に、このよう
な等方的な堆積法の代りにバイアス・スパツタ法
等を利用してもよい。
ン電極３７，３８を形成した後、１次注入層３２
を露出させる。次いで、GaAsに対してシヨツト
キ接合を形成するゲート電極材料４１として、例
えばAlのような単層金属、あるいはTi（最下
層）／Pt（中間層）／Au（最上層）のような多層
金属を、例えば0.3μｍ厚さだけ、真空蒸着法によ
つて基板主表面上に堆積させる。引続いてその上
に等方的な堆積法、例えばプラズマCVD法によ
つて、絶縁膜、例えば窒化シリコン膜４２を堆積
させ、表面を平坦化させる（第２図ａ）。ただし、
平坦化されるためには窒化シリコン膜４２の厚さ
はゲート接合部分の開口長、すなわち、対向する
SiO2膜３６の間隔の半分より厚くする必要があ
る。例えば、ゲート接合部分の開口長が0.5μｍの
場合、窒化シリコン膜４２の厚さは0.25μｍ以上
にすればよい。第１図の実施例においてゲート電
極材料３９を堆積させる場合と同様に、このよう
な等方的な堆積法の代りにバイアス・スパツタ法
等を利用してもよい。
引続いて、基板主表面に対して垂直方向のエツ
チング速度が平行方向のエツチング速度に対して
格段に大きい異方的エツチング、例えば反応性イ
オンエツチングによつて窒化シリコン膜４２を、
SiO2膜３６上のゲート電極材料４１が露出する
までエツチングすると、SiO2膜上に比べて窒化
シリコン膜４２の厚さが厚い、ゲート接合部上の
ゲート電極４２、および、SiO2膜３６の周辺部
分４２2のみが残留する（第２図ｂ）。続いて、少
なくともゲート接合部上の窒化シリコン膜４２を
覆うレジストパタンを用いてSiO2膜３６の周辺
部分に残留する窒化シリコン膜４２2を、例えば
反応性イオンエツチング、あるいはプラズマエツ
チングによつて除去する。上記レジストを除去し
た後、残留する窒化シリコン膜４２1をマスクに
して、ゲート接合部以外のゲート電極材料４１を
例えばイオンミリングによつてエツチング除去
し、さらに当該窒化シリコン膜４２1を例えばプ
ラズマエツチングによつて除去することによつ
て、ゲート電極材料４１がSiO2膜３６上にはの
り上げず、ゲート接合部にのみゲート電極４１1
を有するMESFET構造を自己整合的に得る（第
２図ｃ）。
チング速度が平行方向のエツチング速度に対して
格段に大きい異方的エツチング、例えば反応性イ
オンエツチングによつて窒化シリコン膜４２を、
SiO2膜３６上のゲート電極材料４１が露出する
までエツチングすると、SiO2膜上に比べて窒化
シリコン膜４２の厚さが厚い、ゲート接合部上の
ゲート電極４２、および、SiO2膜３６の周辺部
分４２2のみが残留する（第２図ｂ）。続いて、少
なくともゲート接合部上の窒化シリコン膜４２を
覆うレジストパタンを用いてSiO2膜３６の周辺
部分に残留する窒化シリコン膜４２2を、例えば
反応性イオンエツチング、あるいはプラズマエツ
チングによつて除去する。上記レジストを除去し
た後、残留する窒化シリコン膜４２1をマスクに
して、ゲート接合部以外のゲート電極材料４１を
例えばイオンミリングによつてエツチング除去
し、さらに当該窒化シリコン膜４２1を例えばプ
ラズマエツチングによつて除去することによつ
て、ゲート電極材料４１がSiO2膜３６上にはの
り上げず、ゲート接合部にのみゲート電極４１1
を有するMESFET構造を自己整合的に得る（第
２図ｃ）。
第１図の実施例が、ゲート電極材料自体を平坦
に形成したのに対し、本実施例では表面を平坦化
するために別の被膜を用いるため、ゲート電極材
料の選択の幅が広くなる。すなわち、表面が平坦
になるように堆積させるためには、それが可能で
しかもGaAsとシヨツトキー接合を形成するもの
として、使用できる材料および堆積法は自ら制限
されるが、本実施例ではゲート電極材料４１それ
自体はそのような厳しい制約を受けずに、単に
GaAsとシヨツトキー接合を形成する電極材料と
して自由に選択でき、かつ最も容易な堆積法を用
いることができる。一方、被膜としては平坦化の
容易な材料を任意に選択することができる。
に形成したのに対し、本実施例では表面を平坦化
するために別の被膜を用いるため、ゲート電極材
料の選択の幅が広くなる。すなわち、表面が平坦
になるように堆積させるためには、それが可能で
しかもGaAsとシヨツトキー接合を形成するもの
として、使用できる材料および堆積法は自ら制限
されるが、本実施例ではゲート電極材料４１それ
自体はそのような厳しい制約を受けずに、単に
GaAsとシヨツトキー接合を形成する電極材料と
して自由に選択でき、かつ最も容易な堆積法を用
いることができる。一方、被膜としては平坦化の
容易な材料を任意に選択することができる。
第３図は、本発明のさらに他の実施例を示す工
程断面図である。ただし、第１図ｄに相当するソ
ース・ドレイン電極形成までの工程は先に述べた
第１の実施例の場合と同一であるため省略し、ゲ
ート電極形成工程のみを示す。
程断面図である。ただし、第１図ｄに相当するソ
ース・ドレイン電極形成までの工程は先に述べた
第１の実施例の場合と同一であるため省略し、ゲ
ート電極形成工程のみを示す。
すなわち、前述したと同様にソース・ドレイン
電極３７，３８を形成した後、１次注入層３２を
露出させる。続いて、GaAsに対してシヨツトキ
接合を形成するゲート電極材料５１、例えばAl
のような単層金属、あるいはTi（最下層）／Pt
（中間層）／Au（最上層）のような多層金属を、
真空蒸着法やスパツタ法によつて基板主表面上に
堆積させる。次に、イオン・ミリングや反応性イ
オンビームエツチング等の一定の方向へ直進する
粒子による指向性の強いエツチング方法を用い
て、SiO2膜３６に挾まれたゲート領域上に堆積
したゲート電極材料が入射するエツチング粒子に
対して当該SiO2膜３６の陰になるように、基板
主表面をエツチング粒子の入射方向に対して角度
θ傾け（第３図ａ）、SiO2膜３６上に堆積したゲ
ート電極材料が完全に除去されるまでエツチング
する。これにより、ゲート電極材料５１のうち、
上記ゲート領域上のみを自己整合的に残留させて
ゲート電極５１1としたMESFETを得る（第３図
ｂ）。なお、基板主表面の法線方向と入射方向の
角度θは、SiO2膜３６に挾まれたゲート領域の
開口長をlg、窒化シリコン膜３３の厚さをt3、
SiO2膜３６の厚さをt6、ゲート電極材料５１の厚
さをt1とした場合tanθlg／（t3＋t6−t1）を満足
するようにすればよく、例えばlg＝0.3μｍ、t3＝
0.15μｍ、t6＝0.5μｍ、t1＝0.3μｍの場合、θは40
度より大きくすればよい。なお、上記t3＋t6の厚
さは、絶縁膜の厚さt0に相当する。
電極３７，３８を形成した後、１次注入層３２を
露出させる。続いて、GaAsに対してシヨツトキ
接合を形成するゲート電極材料５１、例えばAl
のような単層金属、あるいはTi（最下層）／Pt
（中間層）／Au（最上層）のような多層金属を、
真空蒸着法やスパツタ法によつて基板主表面上に
堆積させる。次に、イオン・ミリングや反応性イ
オンビームエツチング等の一定の方向へ直進する
粒子による指向性の強いエツチング方法を用い
て、SiO2膜３６に挾まれたゲート領域上に堆積
したゲート電極材料が入射するエツチング粒子に
対して当該SiO2膜３６の陰になるように、基板
主表面をエツチング粒子の入射方向に対して角度
θ傾け（第３図ａ）、SiO2膜３６上に堆積したゲ
ート電極材料が完全に除去されるまでエツチング
する。これにより、ゲート電極材料５１のうち、
上記ゲート領域上のみを自己整合的に残留させて
ゲート電極５１1としたMESFETを得る（第３図
ｂ）。なお、基板主表面の法線方向と入射方向の
角度θは、SiO2膜３６に挾まれたゲート領域の
開口長をlg、窒化シリコン膜３３の厚さをt3、
SiO2膜３６の厚さをt6、ゲート電極材料５１の厚
さをt1とした場合tanθlg／（t3＋t6−t1）を満足
するようにすればよく、例えばlg＝0.3μｍ、t3＝
0.15μｍ、t6＝0.5μｍ、t1＝0.3μｍの場合、θは40
度より大きくすればよい。なお、上記t3＋t6の厚
さは、絶縁膜の厚さt0に相当する。
この方法の場合、ゲート電極材料の堆積方法は
別に制限がなく、表面を平坦にするために他の被
膜を形成する必要もない。
別に制限がなく、表面を平坦にするために他の被
膜を形成する必要もない。
以上説明したように、本発明によれば、自己整
合形MESFETにおいて、ゲート電極材料の絶縁
膜上へののり上げ部分を無くすことによつてゲー
ト電極の不要な浮遊容量をなくすことができるか
ら、従来法によるものに比べて高周波・高速動作
の優れたMESFETが得られる。
合形MESFETにおいて、ゲート電極材料の絶縁
膜上へののり上げ部分を無くすことによつてゲー
ト電極の不要な浮遊容量をなくすことができるか
ら、従来法によるものに比べて高周波・高速動作
の優れたMESFETが得られる。
第１図は本発明の一実施例を示す工程断面図、
第２図および第３図はそれぞれ本発明の他の実施
例を示す工程断面図、第４図および第５図は従来
の製造方法を示す工程断面図およびその欠点を説
明するための要部断面図である。 ３１……高抵抗GaAs基板、３２……１次注入
層（能動層）、３３，４２，４２1……窒化シリコ
ン膜、３４……多層レジスト、３５……高密度イ
オン注入層、３６……SiO2膜、３７……ソース
電極、３８……ドレイン電極、３９，４１，５１
……ゲート電極材料、３９1，４１1，５１1……
ゲート電極。
第２図および第３図はそれぞれ本発明の他の実施
例を示す工程断面図、第４図および第５図は従来
の製造方法を示す工程断面図およびその欠点を説
明するための要部断面図である。 ３１……高抵抗GaAs基板、３２……１次注入
層（能動層）、３３，４２，４２1……窒化シリコ
ン膜、３４……多層レジスト、３５……高密度イ
オン注入層、３６……SiO2膜、３７……ソース
電極、３８……ドレイン電極、３９，４１，５１
……ゲート電極材料、３９1，４１1，５１1……
ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主表面を含む一部領域に形成し
た半導体能動層のソース・ドレイン形成領域に開
口を有する少なくとも１層のフオトレジストを含
む１層以上の膜から構成されたレジストマスクを
形成する工程と、このレジストマスクを用いてイ
オン注入を行なうことにより高密度イオン注入層
を形成する工程と、当該レジストマスクを搭載し
た半導体基板上に絶縁膜を形成した後この絶縁膜
のうち前記高密度イオン注入層に対向する部分の
みを残して他は前記レジストマスクとともに除去
する工程と、イオン注入層を活性化させる熱処理
工程と、前記高密度イオン注入層の一部にソース
およびドレイン電極を、また前記半導体能動層上
の前記絶縁膜に挟まれた領域にゲート電極を形成
する工程とを含み、ゲート電極の形成工程は、半
導体主表面にゲート電極材料を堆積させる工程
と、その上に表面が平坦になるように被膜を堆積
させる工程と、当該主表面に平行な方向に対して
垂直な方向のエツチング速度が大きい異方的エツ
チング方法で、前記被膜のゲート電極が形成され
る凹領域を平坦化させるエツチングを行い、前記
絶縁膜に挟まれたゲート領域上のみに当該被膜を
残す工程と、この残留した被膜をマスクとしてゲ
ート電極材料をエツチングして前記ゲート領域上
のみに当該ゲート電極材料を残す工程とを含むこ
とを特徴とする電界効果トランジスタの製造方
法。 ２ 半導体基板の主表面を含む一部領域に形成し
た半導体能動層のソース・ドレイン形成領域に開
口を有する少なくとも１層のフオトレジストを含
む１層以上の膜から構成されたレジストマスクを
形成する工程と、このレジストマスクを用いてイ
オン注入を行なうことにより高密度イオン注入層
を形成する工程と、当該レジストマスクを搭載し
た半導体基板上に絶縁膜を形成した後この絶縁膜
のうち前記高密度イオン注入層に対向する部分の
みを残して他は前記レジストマスクとともに除去
する工程と、イオン注入層を活性化させる熱処理
工程と、前記高密度イオン注入層の一部にソース
およびドレイン電極を、また前記半導体能動層上
の前記絶縁膜に挟まれた領域にゲート電極を形成
する工程とを含み、ゲート電極の形成工程は、半
導体主表面にゲート電極材料を堆積させる工程
と、直進する粒子による指向性の強いエツチング
方法でかつ基板主表面をエツチング粒子の入射方
向に対して傾けて前記ゲート電極材料をエツチン
グして前記絶縁膜に挟まれたゲート領域上のみに
当該ゲート電極材料を残す工程とを含み、前記基
板主表面をエツチング粒子の入射方向に対して傾
けた角度をθ、前記絶縁膜に挟まれたゲート領域
の開口長をlg、前記絶縁膜の厚さをt0、前記ゲー
ト電極の厚さをt1とした場合、 tanθ≧lg／（t0−t1） の関係となることを特徴とする電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247019A JPS61127180A (ja) | 1984-11-24 | 1984-11-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247019A JPS61127180A (ja) | 1984-11-24 | 1984-11-24 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127180A JPS61127180A (ja) | 1986-06-14 |
| JPH0360179B2 true JPH0360179B2 (ja) | 1991-09-12 |
Family
ID=17157188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247019A Granted JPS61127180A (ja) | 1984-11-24 | 1984-11-24 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127180A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
| JPS57166031A (en) * | 1981-04-06 | 1982-10-13 | Nippon Telegr & Teleph Corp <Ntt> | Processing method for metallic film in semiconductor element |
| JPS58130575A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
-
1984
- 1984-11-24 JP JP59247019A patent/JPS61127180A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61127180A (ja) | 1986-06-14 |
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