JPH0156538B2 - - Google Patents
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- JPH0156538B2 JPH0156538B2 JP3928785A JP3928785A JPH0156538B2 JP H0156538 B2 JPH0156538 B2 JP H0156538B2 JP 3928785 A JP3928785 A JP 3928785A JP 3928785 A JP3928785 A JP 3928785A JP H0156538 B2 JPH0156538 B2 JP H0156538B2
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- forming
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Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にオ
ーミツク電極の形成に改良を図つた
GaAsMESFETの製造方法に係わる。
ーミツク電極の形成に改良を図つた
GaAsMESFETの製造方法に係わる。
周知の如く、GaAsMESFETは、最近高速の
集積回路素子とし各方面において研究が行なわれ
ている。その中でも特にゲート電極構造に重点が
置かれている。そして、従来ゲートとオーミツク
電極はマスク合せによつて形成されており、合せ
精度がゲートとオーミツク間の寸法を決定してい
た。従来、GaAsMESFETとしては、例えば第
４図に示すものが知られている。
集積回路素子とし各方面において研究が行なわれ
ている。その中でも特にゲート電極構造に重点が
置かれている。そして、従来ゲートとオーミツク
電極はマスク合せによつて形成されており、合せ
精度がゲートとオーミツク間の寸法を決定してい
た。従来、GaAsMESFETとしては、例えば第
４図に示すものが知られている。
図中の１は、半絶縁性のGaAs基板である。こ
の基板１の表面には、N+型低抵抗領域２，３が
夫々離間して設けられている。これらの領域２，
３間はN-型領域４となつており、この領域４上
にはゲート電極５が設けられている。また、前記
低抵抗領域２，３には、高融点金属層６，６が
夫々設けられている。しかしながら、このFET
によれば、ゲート長が短くなると、シヨートチヤ
ネル効果が発生し、Gmが低下するという問題が
あつた。
の基板１の表面には、N+型低抵抗領域２，３が
夫々離間して設けられている。これらの領域２，
３間はN-型領域４となつており、この領域４上
にはゲート電極５が設けられている。また、前記
低抵抗領域２，３には、高融点金属層６，６が
夫々設けられている。しかしながら、このFET
によれば、ゲート長が短くなると、シヨートチヤ
ネル効果が発生し、Gmが低下するという問題が
あつた。
これに対し、日本電気のHigasisakaらは次の
ような提案を行なつている（Extended
Abstracts of the Conference on Solid
StateDevices and Materils.Tokyo.1983pp69〜
72）。これは、Side Wall‐Assisted Closely
Spaced Electrode Technology と呼ばれてお
り、その工程断面図を第３図に示す。
ような提案を行なつている（Extended
Abstracts of the Conference on Solid
StateDevices and Materils.Tokyo.1983pp69〜
72）。これは、Side Wall‐Assisted Closely
Spaced Electrode Technology と呼ばれてお
り、その工程断面図を第３図に示す。
まず、GaAs基板１１の表面に選択的にSiイオ
ン入をイオン注入し、活性領域１２を形成する。
つづいて、前記基板１１上に厚さ4000〜5000Åの
Alからなるゲート電極１３を形成する（第３図
ａ図示）。次いで、全面に厚さ2000〜6000Åの酸
化膜１４をCVD法により形成する（第３図ｂ図
示）。しかる後、この酸化膜１４を反応性イオン
エツチング（RIE）により前記ゲート電極１３の
側壁のみに残す（第３図ｃ図示）。更に、全面に
オーミツク電極となるAuGe／Ni層１５を蒸着し
た後、フオトレジスト１６を被覆する（第３図ｄ
図示）。なお、このフオトレジスト１６は、ゲー
ト電極１３上では薄く、フイールド領域上では厚
くなる。ひきつづき、前記フオトレジスト１６を
RIEによりエツチングし、ゲート電極１３周辺の
AuGe／Ni層１５のみを露出させる第３図ｅ図
示）。この後、ゲート電極１３周辺の露出する
AuGe／Ni層１５をイオンミーリングにより除去
し、更にフオトレジスト１６を除去してアロイを
形成する（第３図ｆ図示）。この手法によりゲー
ト電極１３とオーミツクコンタクトがセルフライ
ンとなり、MESFETのGmが高くなつて高速動
作が可能となる。しかしながら、前述した
MESFETの製造方法によれば、フオトレジスト
１６を推積後、フオトレジスト１６をエツチバツ
クし、更にゲート電極１４の周辺上のAuGe／Ni
層１５を除去するという工程に、RIE、イオンミ
ーリングなどを用いているため、そのプロセス制
御が非常に困難で均一性が得られない。
ン入をイオン注入し、活性領域１２を形成する。
つづいて、前記基板１１上に厚さ4000〜5000Åの
Alからなるゲート電極１３を形成する（第３図
ａ図示）。次いで、全面に厚さ2000〜6000Åの酸
化膜１４をCVD法により形成する（第３図ｂ図
示）。しかる後、この酸化膜１４を反応性イオン
エツチング（RIE）により前記ゲート電極１３の
側壁のみに残す（第３図ｃ図示）。更に、全面に
オーミツク電極となるAuGe／Ni層１５を蒸着し
た後、フオトレジスト１６を被覆する（第３図ｄ
図示）。なお、このフオトレジスト１６は、ゲー
ト電極１３上では薄く、フイールド領域上では厚
くなる。ひきつづき、前記フオトレジスト１６を
RIEによりエツチングし、ゲート電極１３周辺の
AuGe／Ni層１５のみを露出させる第３図ｅ図
示）。この後、ゲート電極１３周辺の露出する
AuGe／Ni層１５をイオンミーリングにより除去
し、更にフオトレジスト１６を除去してアロイを
形成する（第３図ｆ図示）。この手法によりゲー
ト電極１３とオーミツクコンタクトがセルフライ
ンとなり、MESFETのGmが高くなつて高速動
作が可能となる。しかしながら、前述した
MESFETの製造方法によれば、フオトレジスト
１６を推積後、フオトレジスト１６をエツチバツ
クし、更にゲート電極１４の周辺上のAuGe／Ni
層１５を除去するという工程に、RIE、イオンミ
ーリングなどを用いているため、そのプロセス制
御が非常に困難で均一性が得られない。
本発明は上記事情に鑑みてなされたもので、オ
ーミツク電極をセルフアラインにて簡単に形成で
きるとともに、Gmを高くして高速動作が可能な
半導体装置の製造方法を提供することを目的とす
る。
ーミツク電極をセルフアラインにて簡単に形成で
きるとともに、Gmを高くして高速動作が可能な
半導体装置の製造方法を提供することを目的とす
る。
本発明は、表面に不純物領域を有した半導体基
板上に高融点金属層を形成する工程と、この高融
点金属層上にこれと選択エツチング可能な第１の
被膜を形成する工程と、この被膜及び高融点金属
層をパターニングして被膜パターン及びゲート電
極を形成する工程と、全面に前記被膜パターン及
びゲート電極に対して選択エツチング可能な第２
の被膜を形成する工程と、この第２の被膜上に前
記被膜パターンと同組成の第３の被膜を形成する
工程と、この第３の被膜を反応性イオンエツチン
グによりエツチング除去し、第３の被膜を前記被
膜パターン及びゲート電極の側壁に第２の被膜を
介して残存させる工程と、前記開口部から露出す
る第２の被膜を選択的にエツチング除去し前記不
純物領域上にオーミツク電極を形成する工程と、
オーミツク電極以外のオーミツク電極材料を除去
する工程とを具備する事を特徴とするもので、オ
ーミツク電極をセルフアラインにて容易に形成で
きるとともに、Gmを向上して高速動作を可能に
しえるものである。
板上に高融点金属層を形成する工程と、この高融
点金属層上にこれと選択エツチング可能な第１の
被膜を形成する工程と、この被膜及び高融点金属
層をパターニングして被膜パターン及びゲート電
極を形成する工程と、全面に前記被膜パターン及
びゲート電極に対して選択エツチング可能な第２
の被膜を形成する工程と、この第２の被膜上に前
記被膜パターンと同組成の第３の被膜を形成する
工程と、この第３の被膜を反応性イオンエツチン
グによりエツチング除去し、第３の被膜を前記被
膜パターン及びゲート電極の側壁に第２の被膜を
介して残存させる工程と、前記開口部から露出す
る第２の被膜を選択的にエツチング除去し前記不
純物領域上にオーミツク電極を形成する工程と、
オーミツク電極以外のオーミツク電極材料を除去
する工程とを具備する事を特徴とするもので、オ
ーミツク電極をセルフアラインにて容易に形成で
きるとともに、Gmを向上して高速動作を可能に
しえるものである。
以下、本発明をGaAsMESFETの製造に適用
した場合について第１図ａ〜ｉを参照して説明す
る。
した場合について第１図ａ〜ｉを参照して説明す
る。
(1) まず、半絶縁性のGaAs基板２１の表面にｎ
型不純物を加速電圧40〜100KeV、ドーズ量1.0
〜5.0×1012cm-2の条件で基板２１に注入した
後、700〜900℃の温度で15分間アニールを行な
いＮ型の活性チヤネル領域（不純物領域）２２
を形成した。つづいて、全面にWSi、WN、
WAl、Ti、TiSiなどの高融点金属層２３を形
成した（第１図ａ図示）。この際、膜厚はゲー
ト抵抗を考慮して決定されるが、1000〜5000Å
の間が適当である。次いで、前記高融点金属層
２３上にプラズマ法によりシリコン酸化膜（第
１の被膜）２４を形成した（第１図ｂ図示）。
しかる後、図示しないレジストをマスクとして
前記シリコン酸化膜２４、高融点金属層２３を
選択的にエツチング除去し、被膜パターン２
５、ゲート電極２６を夫々形成した（第１図ｃ
図示）。更に、前記レジストを剥離した後、全
面にプラズマ法によりシリコン窒化膜（第２の
被膜）２７を形成し、更に同方法によりシリコ
ン酸化膜（第３の被膜）２８を形成した（第１
図ｄ図示）。
型不純物を加速電圧40〜100KeV、ドーズ量1.0
〜5.0×1012cm-2の条件で基板２１に注入した
後、700〜900℃の温度で15分間アニールを行な
いＮ型の活性チヤネル領域（不純物領域）２２
を形成した。つづいて、全面にWSi、WN、
WAl、Ti、TiSiなどの高融点金属層２３を形
成した（第１図ａ図示）。この際、膜厚はゲー
ト抵抗を考慮して決定されるが、1000〜5000Å
の間が適当である。次いで、前記高融点金属層
２３上にプラズマ法によりシリコン酸化膜（第
１の被膜）２４を形成した（第１図ｂ図示）。
しかる後、図示しないレジストをマスクとして
前記シリコン酸化膜２４、高融点金属層２３を
選択的にエツチング除去し、被膜パターン２
５、ゲート電極２６を夫々形成した（第１図ｃ
図示）。更に、前記レジストを剥離した後、全
面にプラズマ法によりシリコン窒化膜（第２の
被膜）２７を形成し、更に同方法によりシリコ
ン酸化膜（第３の被膜）２８を形成した（第１
図ｄ図示）。
(2) 次に、このシリコン酸化膜２８上に、前記活
性チヤネル領域２２に対応する部分に開口部２
９を有したマスク材としてのレジスト３０を形
成した。つづいて、このレジスト３０をマスク
として前記シリコン酸化膜２８をRIEにより選
択的にエツチング除去し、前記ゲート電極２６
及び被膜パターン２５の側壁に酸化膜パターン
（サイドウオール）３１を残存させた（第１図
ｅ図示）。次いで、前記レジスト３０、被膜パ
ターン２５及びサイドウオール３１をマスクと
して露出するシリコン窒化膜２７を選択的にエ
ツチング除去し、前記活性チヤネル領域２２を
露出させレジスト３０を剥離した（第１図ｆ図
示）。更に、全面にオーミツク電極材料として
のAuGe／Ni層３２を蒸着した（第１図ｇ図
示）。なお、同図ｇにおいて、活性チヤネル領
域２２上のAuGe／Ni層３２をオーミツク電極
３２ａ、３２ｂと呼ぶ。この後、被膜パターン
２５及びシリコン窒化膜２７及びサイドウオー
ル３１を除去することにより、前記開口部２９
以外のAuGe／Ni層３２を除去した（リフトオ
フ）。この結果、活性チヤネル領域２２上のゲ
ート電極３２ａ、３２ｂを除くAuGe／Ni層
（オーミツク電極）３２が除去された。ひきつ
づき、第１図ｈに示す如く全面に保護膜３３を
形成した後、前記オーミツク電極３２ａ、３２
ｂに夫々対応する保護膜３３を選択的に除去し
てコンタクトホール３４を形成し、更に配線３
５を形成してGaAsMESFETを製造した（第
１図ｉ図示）。
性チヤネル領域２２に対応する部分に開口部２
９を有したマスク材としてのレジスト３０を形
成した。つづいて、このレジスト３０をマスク
として前記シリコン酸化膜２８をRIEにより選
択的にエツチング除去し、前記ゲート電極２６
及び被膜パターン２５の側壁に酸化膜パターン
（サイドウオール）３１を残存させた（第１図
ｅ図示）。次いで、前記レジスト３０、被膜パ
ターン２５及びサイドウオール３１をマスクと
して露出するシリコン窒化膜２７を選択的にエ
ツチング除去し、前記活性チヤネル領域２２を
露出させレジスト３０を剥離した（第１図ｆ図
示）。更に、全面にオーミツク電極材料として
のAuGe／Ni層３２を蒸着した（第１図ｇ図
示）。なお、同図ｇにおいて、活性チヤネル領
域２２上のAuGe／Ni層３２をオーミツク電極
３２ａ、３２ｂと呼ぶ。この後、被膜パターン
２５及びシリコン窒化膜２７及びサイドウオー
ル３１を除去することにより、前記開口部２９
以外のAuGe／Ni層３２を除去した（リフトオ
フ）。この結果、活性チヤネル領域２２上のゲ
ート電極３２ａ、３２ｂを除くAuGe／Ni層
（オーミツク電極）３２が除去された。ひきつ
づき、第１図ｈに示す如く全面に保護膜３３を
形成した後、前記オーミツク電極３２ａ、３２
ｂに夫々対応する保護膜３３を選択的に除去し
てコンタクトホール３４を形成し、更に配線３
５を形成してGaAsMESFETを製造した（第
１図ｉ図示）。
しかして、本発明によれば、GaAs基板２１上
にゲート電極２６、被膜パターン２５を形成し、
全面にシリコン窒化膜２７、シリコン酸化膜２８
を形成し、更に開口部２９を有したレジスト３０
をマスクとしたRIEによりサイドウオール３１を
ゲート電極２６、被膜パターン２５の側壁に形成
し、ひきつづきサイドウオール３１等をマスクと
したシリコン窒化膜２７の選択的エツチング、
AuGe／Ni層３２の形成の各工程を経てオーミツ
ク電極３２ａ、３２ｂをＮ型の活性チヤネル領域
２２上にのみセルフアラインに形成できる。従つ
て、以下に示す効果を有する。
にゲート電極２６、被膜パターン２５を形成し、
全面にシリコン窒化膜２７、シリコン酸化膜２８
を形成し、更に開口部２９を有したレジスト３０
をマスクとしたRIEによりサイドウオール３１を
ゲート電極２６、被膜パターン２５の側壁に形成
し、ひきつづきサイドウオール３１等をマスクと
したシリコン窒化膜２７の選択的エツチング、
AuGe／Ni層３２の形成の各工程を経てオーミツ
ク電極３２ａ、３２ｂをＮ型の活性チヤネル領域
２２上にのみセルフアラインに形成できる。従つ
て、以下に示す効果を有する。
第４図のFETに比べ高いGmを得ることがで
きるとともに、ゲート耐圧を保つことができ
る。また、シヨートチヤネル効果も低減でき
る。即ち、第４図のFETでは、ゲート、ソー
ス間の抵抗をN+型低抵抗領域２，３を形成す
ることにより低減させていた。この場合、この
領域の濃度が高くなるとゲートと低抵抗領域間
の耐圧が劣化し、逆に濃度を低くするとGmが
低下する。また、低抵抗領域を形成する際もあ
まり低抵抗に形成できなかつたため、ゲート、
低抵抗領域間の抵抗を局限にまで低くすること
は不可能である。更に、低抵抗領域を形成する
と、シヨートチヤネルが起りやすい。このた
め、オーミツク電極をゲートに限り無く近ずけ
ることが試みられているが、マスク合せで行な
うため、ゲートとシヨートする恐れがある。
きるとともに、ゲート耐圧を保つことができ
る。また、シヨートチヤネル効果も低減でき
る。即ち、第４図のFETでは、ゲート、ソー
ス間の抵抗をN+型低抵抗領域２，３を形成す
ることにより低減させていた。この場合、この
領域の濃度が高くなるとゲートと低抵抗領域間
の耐圧が劣化し、逆に濃度を低くするとGmが
低下する。また、低抵抗領域を形成する際もあ
まり低抵抗に形成できなかつたため、ゲート、
低抵抗領域間の抵抗を局限にまで低くすること
は不可能である。更に、低抵抗領域を形成する
と、シヨートチヤネルが起りやすい。このた
め、オーミツク電極をゲートに限り無く近ずけ
ることが試みられているが、マスク合せで行な
うため、ゲートとシヨートする恐れがある。
オーミツク電極３２ａ、３２ｂを通常の工程
で簡単に形成できる。
で簡単に形成できる。
事実、第４図のFETに比べ、Gmで1.5倍の増
加を、シヨツトキーダイオードの逆方向耐圧も従
来のそれが４〜6Vであるのに対し10V以上とい
う良好な結果を得ている。また、シヨートチヤネ
ル効果もゲート長が1.0μｍでは顕著に現われなか
つた。更に、PEP工程を１〜２工程短縮できた。
加を、シヨツトキーダイオードの逆方向耐圧も従
来のそれが４〜6Vであるのに対し10V以上とい
う良好な結果を得ている。また、シヨートチヤネ
ル効果もゲート長が1.0μｍでは顕著に現われなか
つた。更に、PEP工程を１〜２工程短縮できた。
なお、上記実施例では、第１、第３の被膜とし
てシリコン酸化膜を、第２の被膜としてシリコン
窒化膜を夫々用いたが、これに限定されない。即
ち、第１の被膜は高融点金属層に対し選択エツチ
ング可能な材料ならよいし、第２の被膜は第１の
被膜（被膜パターン）及びゲート電極に対し選択
的にエツチングが可能な材料ならよいし、第３の
被膜は第１の被膜と同材料ならすべてよい。
てシリコン酸化膜を、第２の被膜としてシリコン
窒化膜を夫々用いたが、これに限定されない。即
ち、第１の被膜は高融点金属層に対し選択エツチ
ング可能な材料ならよいし、第２の被膜は第１の
被膜（被膜パターン）及びゲート電極に対し選択
的にエツチングが可能な材料ならよいし、第３の
被膜は第１の被膜と同材料ならすべてよい。
また、上記実施例では、第１図ｆで活性チヤネ
ル領域を露出させた後、全面にAuGe／Ni層を蒸
着したが、これに限らない。例えば、基板をエツ
チング後、第２図に示す如くオーミツクをとり易
くするため露出する基板２１にｎ型不純物をイオ
ン注入し、アニールしてN+型層４１，４２を形
成してもよい。このようにすれば、実施例に比べ
一層オーミツク特性を向上できる。
ル領域を露出させた後、全面にAuGe／Ni層を蒸
着したが、これに限らない。例えば、基板をエツ
チング後、第２図に示す如くオーミツクをとり易
くするため露出する基板２１にｎ型不純物をイオ
ン注入し、アニールしてN+型層４１，４２を形
成してもよい。このようにすれば、実施例に比べ
一層オーミツク特性を向上できる。
以上詳述した如く本発明によれば、オーミツク
電極をセルフアラインで簡単に形成できるととも
に、Gmを高くして高速動作が可能な
GaAsMESFET等の半導体装置を製造する方法
を提供できるものである。
電極をセルフアラインで簡単に形成できるととも
に、Gmを高くして高速動作が可能な
GaAsMESFET等の半導体装置を製造する方法
を提供できるものである。
第１図ａ〜ｉは本発明の一実施例に係る
GaAsMESFETの製造方法を工程順に示す断面
図、第２図は本発明の他の実施例に係る
GaAsMESFETの製造工程途中の断面図、第３
図ａ〜ｆは従来のGaAsMESFETの製造方法を
工程順に示す断面図、第４図は従来の他の
GaAsMESFETの断面図である。 ２１……半絶縁性のGaAs基板、２２……Ｎ型
の活性チヤネル領域、２３……高融点金属層、２
４，２８……シリコン酸化膜、２５……被膜パタ
ーン、２６……ゲート電極、２７……シリコン窒
化膜（第２の被膜）、２９……開口部、３０……
レジスト、３１……シリコン酸化膜パターン（サ
イドウオール）、３２……AuGe／Ni層、３２ａ、
３２ｂ……ゲート電極、３３……保護膜、３４…
…コンタクトホール、３５……配線、４１，４２
……N+型層。
GaAsMESFETの製造方法を工程順に示す断面
図、第２図は本発明の他の実施例に係る
GaAsMESFETの製造工程途中の断面図、第３
図ａ〜ｆは従来のGaAsMESFETの製造方法を
工程順に示す断面図、第４図は従来の他の
GaAsMESFETの断面図である。 ２１……半絶縁性のGaAs基板、２２……Ｎ型
の活性チヤネル領域、２３……高融点金属層、２
４，２８……シリコン酸化膜、２５……被膜パタ
ーン、２６……ゲート電極、２７……シリコン窒
化膜（第２の被膜）、２９……開口部、３０……
レジスト、３１……シリコン酸化膜パターン（サ
イドウオール）、３２……AuGe／Ni層、３２ａ、
３２ｂ……ゲート電極、３３……保護膜、３４…
…コンタクトホール、３５……配線、４１，４２
……N+型層。
Claims (1)
- １ 表面に不純物領域を有した半導体基板上に高
融点金属層を形成する工程と、この高融点金属層
上にこれと選択エツチングが可能な第１の被膜を
形成する工程と、この被膜及び高融点金属層をパ
ターニングし被膜パターン及びゲート電極を形成
する工程と、全面に前記被膜パターン及びゲート
電極に対して選択エツチング可能な第２の被膜を
形成する工程と、この第２の被膜上に前記被膜パ
ターンと同組成の第３の被膜を形成する工程と、
この第３の被膜上に前記不純物領域に対応する部
分に開口部を有するマスク材を形成する工程と、
このマスク材を用いて第３の被膜を反応性イオン
エツチングによりエツチング除去し、第３の被膜
を前記被膜パターン及びゲート電極の側壁に第２
の被膜を介して残存させる工程と、前記開口部か
ら露出する第２の被膜を選択的にエツチング除去
し前記不純物領域を露出させる工程と、全面にオ
ーミツク電極材料を推積し前記不純物領域上にオ
ーミツク電極を形成する工程と、オーミツク電極
以外のオーミツク電極材料を除去する工程とを具
備する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3928785A JPS61198786A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3928785A JPS61198786A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198786A JPS61198786A (ja) | 1986-09-03 |
| JPH0156538B2 true JPH0156538B2 (ja) | 1989-11-30 |
Family
ID=12548938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3928785A Granted JPS61198786A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198786A (ja) |
-
1985
- 1985-02-28 JP JP3928785A patent/JPS61198786A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198786A (ja) | 1986-09-03 |
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