JPH0341772A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基体中にゲート電極が埋め込まれてお
り、このゲート電極の両側で前記半導体基体の表面に臨
んでソース・ドレイン領域が形成されている半導体装置
に関するものである。

〔発明の概要〕

本発明は、上記の様な半導体装置において、ゲート電極
のうちの半導体基体の表面に近い面をこの表面よりも半
導体基体の内部側に位置させることによって、より一層
の微細化が可能である様にしたものである。

〔従来の技術〕

第８図は、通常のＭＯＳ）ランジスタの一例を示してい
る。この−例では、２個のＭＯＳ）ランジスタ１１．１
２が隣接しており、ｐ形のＳｉ基体１３の素子形成領域
１４には、ソース・ドレイン領域であるｎ＋拡散層１５
ａ〜１５ｅが形成されている。

Ｓｉ基体１３上には、ゲート絶縁膜であるＳｉＯ□膜１
６ａ、１６ｂと、ゲート電極である多結晶Ｓｉ膜１７ａ
、１７ｂと、層間絶縁膜である５ｉＯｚ膜１８とが形成
されている。

Ｓｉｎｇ膜１８にはコンタクト窓１８ａが形成されてお
り、このコンタクト窓１８ａを埋めて配線２１が形成さ
れている。

多結晶Ｓｔ膜１７ａ、１７ｂ同士は、ｄ＋２Ｊの距離だ
け離間している。ｄは、コンタクト窓１８ａの直径また
は一辺の長さであり、一般にリソグラフィの最小寸法で
決まる。ｌは、位置合せ誤差＋加工誤差＋絶縁耐圧を保
証し得る５ｉｎ２膜１８の厚さである。

一方、特開昭６２−２４３３６６号公報には、半導体基
体中にゲート電極を埋め込んだＭｏｓトランジスタが開
示されている。

〔発明が解決しようとする課題〕

ところで、第８図に示した一例でＭｏｓトランジスタを
微細化するには、ｄやｌを小さくすること、即ち、コン
タクト領域の面積を小さくすることが考えられる。

特にＭＯＳ−３ＲＡＭやＭＯＳ−ＤＲＡＭでは、メモリ
セルの全面積に対するコンタクト領域の面積の割合が大
きいので、ｄやｌを小さくすることがメモリセルの縮小
に非常に有効である。

しかし、ｌを小さくしてゆくと、多結晶Ｓｉ膜１７ａ、
１７ｂと配線２１との間、特に、フリンジ効果が生じる
多結晶Ｓｉ膜１７ａ、１７ｂの稜部で絶縁耐圧が低下し
、最悪の場合は両者が短絡する。

このことは上記公開公報のＭＯ３Ｉ−ランジスタでも同
様であり、ｌを０に近い値まで小さくすること、つまり
、多結晶Ｓｉ膜１７ａ、１７ｂとコンタクト窓１８ａと
が接する直前まで両者を接近させることはできない。

即ち、仮に位置合せ誤差や加工誤差がないとしても、ｌ
の値として、絶縁耐圧を保証し得るＳｉＯ□膜１８膜厚
８分が少なくとも必要である。

従って、上述の様な従来例では、半導体装置をこれ以上
微細化することが難しい。

〔課題を解決するための手段〕

本発明による半導体装置では、ゲート電極１７．１７ａ
、１７ｂのうちの半導体基体１３の表面に近い面がこの
表面よりも前記半導体基体１３の内部側に位置している
。

〔作用〕

本発明による半導体装置では、ソース・ドレイン領域１
５ａに対するコンタクト窓１８ａとゲート電極１７．１
７ａ、１７ｂとが平面的に見て接している様な状態でも
、少くとも、ゲート電極１７．１７ａ、１７ｂのうちの
半導体基体１３の表面に近い面がこの表面から離間して
いる距離だけ、ソース・ドレイン領域１５ａに対する配
線２１とゲート電極１７．１７ａ、１７ｂとが離間して
いる。

しかも、ソース・ドレイン領域１５ａに対する配線２１
からゲート電極１７．１７ａ、１７ｂを見るとこのゲー
ト電極１７．１７ａＳ１７ｂが平面的であるので、フリ
ンジ効果も小さい。

従って、ソース・ドレイン領域１５ａに対する配線２１
とゲート電極１７．１７ａ、１７ｂと（７）間の電界が
弱く、ソース・ドレイン領域１５ａに対するコンタクト
窓１８ａとゲート電極１７．１７ａ、！７ｂとを平面的
に見て従来よりも近接させても、所望の絶縁耐圧を得る
ことができる。

〔実施例〕

以下、本発明の第１〜第５実施例を、第１図〜第７図を
参照しながら説明する。

第１図は、ＭＯＳ）ランジスタが１個である第１実施例
の製造工程を示している。この製造工程では、第１Ａ図
に示す様に、Ｓｉ基体１３の素子形成領域１４の全面に
ｎ゛拡散層１５をまず形成する。

次に、第１Ｂ図に示す様に、ゲート電極を形成すべき部
分にトレンチ２２を形威してｎ０拡散層１５をｎ＋拡散
層１５ａ、１５ｂに分断し、ゲート酸化を行ってトレン
チ２２の内面等に厚さ８０人程度のＳｉＯ□膜１６膜形
６し、更に多結晶Ｓｉ膜１７を全面に堆積させる。

次に、第１Ｃ図に示す様に、Ｓｉ基体１３の表面から多
結晶Ｓｉ膜１７の表面までの深さが所定の値になるまで
、多結晶Ｓｉ膜１７をエッチバックする。

次に、第１Ｄ図に示す様に、Ｓｉｎｇ膜１８全１８に堆
積させる。第１Ｃ図の状態ではトレンチ２２の部分に段
差が存在しているが、トレンチ２２の幅が狭いので、Ｓ
ｉｎｇ膜１８全１８は堆積に伴って自動的に平坦化され
る。

次に、第１Ｅ図に示す様に、ｎ゛拡散層１５ａに対する
コンタクト窓１８ａをＳｔＯ□膜１８膜形８し、更に配
線２１を形成する。

以上の様にして製造した第１実施例では、ゲート電極で
ある多結晶Ｓｉ膜１７とコンタクト窓１８ａとの間の平
面的に見た距離βが略Ｏであっても、多結晶Ｓｉ膜１７
と配線２１とは、少なくとも、Ｓｉ基体１３の表面から
多結晶Ｓｉ膜１７の表面までの深さ分だけ離間している
。

しかも、配線２１から多結晶Ｓｉ膜１７を見るとこの多
結晶Ｓｉ膜】７が平面的であるので、フリンジ効果も少
ない。

従って、配線２１と多結晶Ｓｉ膜１７との間の電界が弱
く、距離ｉを第８図の場合より小さくしても、所望の絶
縁耐圧を得ることができる。

なお、第１Ｅ図からも明らかな様に、ｎ゛拡散層１５ａ
、１５ｂと素子形成領域Ｉ４とのｐｎ接合面よりも深く
トレンチ２２を形成したのは、チャネル長を長くして短
チヤネル効果を低減させるためである。

第２図は、第２実施例の製造工程を示している。

この第２実施例の製造工程も、第１Ｃ図までは上述の第
１実施例の製造工程と同しである。

第１Ｃ図の工程の次は、第２Ａ図に示す様に、トレンチ
２２の内面等に露出しているＳｉＯ□膜１６を除去する
。

次に、第２Ｂ図に示す様に、ＳｉＮ膜２３を全面に堆積
させ、このＳｉＮ膜２３の表面がＳｉ基体１３の表面と
同し高さになるまでエッチバックして、トレンチ２２の
うちで多結晶Ｓｉ膜１７上の部分をＳｉＮ膜２３で埋め
る。

次に、第２Ｃ図に示す様に、５ｉ０２膜１８を全面に堆
積させ、ｎ゛拡散層１５ａに対するコンタクト窓１８ａ
を５ｉＯｚ膜１８に形威し、更に配線２１を形成する。

以上の様にして製造した第２実施例では、５ｆＯ１膜１
８に対するＳｉＮ膜２３のエツチング速度を小さくする
ことができるので、第２Ｃ図に示した様にコンタクト窓
１８ａが位置ずれし、このコンタクト窓１８ａの形成に
際してＳｉｎｇ膜１８全１８バーエツチングする場合で
も、ＳｉＮ膜２３はエツチングされにくい。

従って、多結晶５ｉｌｌ１７と配線２１との間の距離と
して、Ｓｉ基体１３の表面から多結晶Ｓｉ膜１７の表面
までの深さ分が常に確保される。

第３図は、第８図に示した例と同様にＭＯＳトランジス
タが２個である第３実施例の製造工程を示している。

この第３実施例の製造工程も、第３Ａ図に示す様に、２
個のＭＯＳ）ランジスタ１１．１２に対応して２個のト
レンチ２２．２４を形成することを除いては、第１Ｃ図
まで上述の第１実施例の製造工程と同じである。

第３Ａ図の工程の次は、第３Ｂ図に示す様に、５ｉＯｔ
膜２５を全面に堆積させ、この５ｉ０２膜２５の表面が
Ｓｉ基体１３の表面と同じ高さになるまでＳｉＯ□膜２
５膜上５をエッチバックして、トレンチ２２．２４のう
ちで多結晶Ｓｉ膜１７ａ、１７ｂ上の部分を５ｉ０２膜
２５ａ、２５ｂで埋める。

次に、第３Ｃ図に示す様に、ＳｉＮ膜２６を全面に堆積
させ、ｎ゛拡散層１５ａに対応する開口２６ａをＳｉＮ
膜２６に形成する。

コノとき、開口２６ａがｎ゛拡散層１５ｂ、１５ｃ上に
まで位置ずれしない様に、開口２６ａの端縁とｎ゛拡散
層１５ｂ、１５Ｃの端縁との間には、位置合せ誤差＋加
工誤差の余裕ａを確保しておく。

また、開口２６Ｈの形成に際してＳｉｎ、膜２５ａ、２
５ｂやＳｉ基体１３がエツチングされる量をできるだけ
少なくするために、ＳｉＮとＳｉｎ、、及びＳｉＮとＳ
ｉのエツチング選択比を大きくする。

次に、第３Ｄ図に示す様に、多結晶Ｓｉ膜２７を全面に
堆積させ、この多結晶Ｓｉ膜２７の表面がＳｉＮ膜２６
の表面と同じ高さになるまでエッチバンクして、開口２
６ａを多結晶Ｓｉ膜２７で埋める。

次に、第３Ｅ図に示す様に、ＳｉＯ□膜Ｉ８を全面に堆
積させ、多結晶Ｓｉ膜２７に対するコンタクト窓１８ａ
をＳｉｎｇ膜１８膜形８し、更に配ｖＡ２１を形成する
。

以上の様にして製造した第３実施例では、配線２１と多
結晶Ｓｉ膜１７ａ、１７ｂとの間の絶縁耐圧はＳｉＯ□
膜２５ａ、２５ｂによって確保することができるので、
多結晶Ｓｉ膜１７ａ、１７ｂ同士は、リソグラフィの最
小寸法であるＳ、まで接近させる−ことができる。

つまり、第８図の場合の距離２１が不要であり、寸法ｄ
に対応する寸法８１のみでよい。従って、第８図の場合
よりもコンタクト領域の面積を小さくすることができ、
ＭＯＳトランジスタ１１．１２を微細化することができ
る。

第４図〜第６図は、第４実施例とその製造工程とを示し
ている。この第４実施例では、上述の第１及び第２実施
例と同様にＭＯＳ）ランジスタか１個であるが、一方の
ソース・ドレイン領域に対してはいわゆる埋め込みコン
タクトが行われている。

この様な第４実施例を製造するには、第４Ａ図に示す様
に、Ｓｉ基体１３に素子分離領域となるＳｉＯ□膜２８
膜形８し、素子形成領域１４の全面にｎ。

拡散Ｍ１５を形成し、更にこのｎ゛拡散Ｊｉ１５の表面
に厚さ１０００人程度全面ｉＯ□膜３１膜形１する。

次に、第４Ｂ図に示す様に、ゲート電極を形成すべき部
分にトレンチ２２を形成してＳｉｎｇ膜３１及びｎ＋拡
散層工５をＳｉｎ、膜３１ａ、３１ｂ及びｎ＋拡散層１
５ａ、１５ｂに分断すると共に、素子形ｒｆｉ、ｊｆｆ
域１４とＳｉｎ、膜２８とに跨がるトレンチ３２を形成
する。そして、ゲート酸化を行って、トレンチ２２の内
面に厚さ８０人程度の５ｉＯ７膜１６を形成する。

ＳｉＯ□膜１６膜形６と同時にトレンチ３２の内面にも
ＳｉＯ□膜３３膜形３されるが、第４Ｃ図に示す様に、
このＳｉＯ□膜３３膜形３する。

この除去はトレンチ３２に対応する開口を有するマスク
（図示せず〉を用いたエツチングによって行うが、Ｓｉ
Ｏ□膜３３膜形３ｆｔ膜３１ｂよりも遥かに薄い。従っ
て、マスクの開口がトレンチ３２よりも若干大きくて５
ｉｎｚ膜３１ｂがマスクの開口から露出していても、第
４Ｃ図に示す様にＳｉｎ、膜３３のみを除去することが
できる。

その後、多結晶Ｓｉ膜１７を全面に堆積させ、この多結
晶Ｓｉ膜１７の表面とＳｉ基体１３の表面とが同じ高さ
になるまでエッチバンクを行って、トレンチ２２．３２
を多結晶Ｓｉ膜１７ａ、１７ｃで埋める。

次に、第４Ｄ図に示す様に、素子形成領域１４及びその
近傍のトレンチ２２の周辺に対応する開口３４ａを有す
るマスク３４を用いて、多結晶ＳｉＮ　１７　ａを所定
の深さまでエツチングする。

この時も、Ｓｉｎ、膜３１ａ、３１ｂが厚いので、開口
３４ａがトレンチ２２に正確に対応していなくても、Ｓ
ｉ基体１３のうちでマスク３４に覆われていない部分は
、Ｓｉｎ、膜３１ａ、３１ｂによってエツチングから保
護される。

次に、第４Ｅ図に示す様に、マスク３４を除去し、Ｓｉ
Ｏ□膜２５を全面に堆積させ、この５ｉｆ２膜２５の表
面がＳｉ基体１３の表面と同じ高さになるまでＳｉＯ２
膜２５．３１ａ、３１ｂをエッチバックして、トレンチ
２２のうちで多結晶Ｓｉ膜１７ａ上の部分を５ｉＯｚＵ
Ｉ２５で埋める。

その後は、上述の第１実施例や第２実施例等の製造工程
と同様に行う。但し、多結晶Ｓｉ膜１７ａに対するコン
タクト窓１８ｂは、第５図及び第６図に示す様に、マス
ク３４で覆われていたために多結晶Ｓｉ膜１７ａの表面
とＳｉ基体１３の表面とが同じ高さである部分に形成す
る。

なお、多結晶Ｓｉ膜１７ｃに接している素子形成領域１
４へは多結晶Ｓｉ膜１７ｃから不純物が固相拡散し、こ
の部分がｎ拡散層３５となる。

以上の様にして製造した第４実施例では、素子形ｔｃ　
領域１４及びその近傍で多結晶Ｓｉ膜１７ａがＳｉ基体
１３の表面から離間していても、ｎ゛拡散層１５ａ等に
対するコンタクト窓と多結晶Ｓｉ膜１７ａに対するコン
タクト窓１８ｂとの深さ同士が等しく、これらのコンタ
クト窓１８ｂ等の形成が容易である。

また、コンタクト窓１８ｂ等の深さ同士が等しいので、
これらのコンタクト窓１８ｂ等に対する配線の形成に際
して、タングステンの選択成長によるコンタクト窓１８
ｂ等の埋め込み等も容易である。

更にこの第４実施例では、第４Ｅ図からも明らかな様に
、多結晶Ｓｉ膜１７ｃの表面もＳｉ基体１３の表面と同
じ高さである。このため、多結晶Ｓｉ膜１７ａの様に多
結晶Ｓｉ膜１７ｃ上にも５ｔＯｚ膜２５が存在している
場合に較べて、多結晶Ｓｉ膜１７ｃとｎ゛拡散層１．、
５　ｂとの接触面積が大きい。

従って、ｎ゛拡散層１５ｂが浅い場合でも、多結晶Ｓｉ
膜１７ｃとｎ゛拡散層１５ｂとの埋め込みコンタクトの
形成が容易であり、且つ埋め込みコンタクトの抵抗が低
い。

そして、この様に埋め込みコンタクトの抵抗が低いと、
例えば、トレンチ３２をＳｉＯ□膜２８内にのみ位置さ
せてトレンチ３２の底面下には多結晶Ｓｉ膜１７ｃから
の不純物の固相拡散によるｎ拡散層３５を形成しない様
にすることができ、Ｍ　ＯＳトランジスタの平面的な面
積を縮小させることができる。

第７図は、第３実施例等と同様にＭＯＳ）ランジスタが
２個である第５実施例を示している。

この第５実施例は、一方のＭＯＳトランジスタ１２にお
いてのみトレンチ２４内の多結晶５ｉｌＩＳ￥１７ｂ上
にＳｉＯ□膜２５が存在しており、他方のＭＯＳトラン
ジスタ１１では従来例と同様にトレンチ２２の全体が多
結晶Ｓｉ膜１７ａで埋められていることを除いて、上述
の第３実施例と実質的に同様の構成を有している。

この様な第５実施例は、上述の第４実施例の第４Ｄ図の
工程と同様にマスク３４を用いたエツチングによって製
造することができる。

〔発明の効果〕

本発明による半導体装置では、ソース・ドレイン領域に
対するコンタクト窓とゲート電極とを平面的に見て従来
よりも近接させても所望の絶縁耐圧を得ることができる
ので、より一層の微細化が可能である。

【図面の簡単な説明】

第１図〜第３図を本発明の夫々第１〜第３実施例の製造
工程を順次に示す側断面図、第４図は第４実施例の製造
工程を順次に示しており第５図のＩＶ−ＩＶ線における
側断面図、第５図は第４実施例の平面図、第６図は第４
実施例を示しており第５図のｖ＋−ｖｒ線における側断
面図、第７図は第５実施例の側断面図である。 第８図は従来から知られている半導体装置の一例の側断
面図である。 なお図面に用いた符号において、 １３・・−・−・−−−ｍ−−−・−Ｓｔ基体１５ａ−
−−・−・・−・・・・−・−ｎ゛拡ｆＲ１層１７、１
７ａ、　１７ｂ−・−多結晶Ｓｉ膜１８ａ−・−・−・
・・−一−−−コンタクト窓２１−−−−−・〜・・・
・・・・−配線である。 や結晶３ｉ順 ７ ２ ■ｂ ４

Claims (1)

1. 【特許請求の範囲】 半導体基体中にゲート電極が埋め込まれており、このゲ
   ート電極の両側で前記半導体基体の表面に臨んでソース
   ・ドレイン領域が形成されている半導体装置において、 前記ゲート電極のうちの前記表面に近い面がこの表面よ
   りも前記半導体基体の内部側に位置している半導体装置
   。