JPS6021574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6021574A JPS6021574A JP58128844A JP12884483A JPS6021574A JP S6021574 A JPS6021574 A JP S6021574A JP 58128844 A JP58128844 A JP 58128844A JP 12884483 A JP12884483 A JP 12884483A JP S6021574 A JPS6021574 A JP S6021574A
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- JP
- Japan
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- gate electrode
- gate
- sensitivity
- recess
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は小形化に伴うゲート抵抗の増加を抑制した半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（ｂ）技術の背景
半導体ＩＣ，ＬＳＩなでの半導体装置は電算機駆動の主
要要素であり、より高速に、より大量の情報を処理する
ために高禄動作さ高集積化が要求されている。
要要素であり、より高速に、より大量の情報を処理する
ために高禄動作さ高集積化が要求されている。
こ＼で高速化のたあには各素子間を繁ぐ配線間距離を短
くし信号の遅れを少くすることが必要であり、また高集
積化のためには一つのチップ上にできるだけ多くの素子
形成を行う必要があり必然的に素子が示形化し高密度化
している・然し素子が小形化すると素子内における電極
゛抵抗が増加すると云う問題がある。
くし信号の遅れを少くすることが必要であり、また高集
積化のためには一つのチップ上にできるだけ多くの素子
形成を行う必要があり必然的に素子が示形化し高密度化
している・然し素子が小形化すると素子内における電極
゛抵抗が増加すると云う問題がある。
本発明は電極パターン幅が減少すると特性が改ある〇
（ｃ） 従来技術上問題点
電極パターン幅が狭い程特性が改良される例として電界
効果トランジスタ（ＦＩ！’：Ｔ）のゲート電極が知ら
れている。すなわちソースΦドレイン間の電圧（Ｖｓｄ
）とソース・ドレイン間の電流（Ｉ ｓ ｄ）との静特
性をゲート電圧（Ｖｇ）をパラメータとしてとる；Ｉ、
！＆、その７ｇ依存性はゲー１−［接輪が狭くなる程顕
著となる０そこで素子の小形化と同時にＦ’ ＥＴの場
合ゲート電極幅（以後ゲート長Ｌｇと云う）の減少が推
進されている０然しゲート長Ｌｇが減少するに従ってゲ
ート抵抗Ｒｇが増加し高速化を妨げている。
効果トランジスタ（ＦＩ！’：Ｔ）のゲート電極が知ら
れている。すなわちソースΦドレイン間の電圧（Ｖｓｄ
）とソース・ドレイン間の電流（Ｉ ｓ ｄ）との静特
性をゲート電圧（Ｖｇ）をパラメータとしてとる；Ｉ、
！＆、その７ｇ依存性はゲー１−［接輪が狭くなる程顕
著となる０そこで素子の小形化と同時にＦ’ ＥＴの場
合ゲート電極幅（以後ゲート長Ｌｇと云う）の減少が推
進されている０然しゲート長Ｌｇが減少するに従ってゲ
ート抵抗Ｒｇが増加し高速化を妨げている。
以下高電子移動）説トランジスタの形成の場合を例とし
て間粗点をｉ９．明する。
て間粗点をｉ９．明する。
第１図はこのトランジスタを含むＦＥＴの構成ドレイン
３の各電極がガリウム砒素（ＧａＡｓ）からなる基鈑上
に形成されている。
３の各電極がガリウム砒素（ＧａＡｓ）からなる基鈑上
に形成されている。
第２図は断面構造で半絶縁性のＧａＡｓ基板（Ｓ、ＩＧ
ａＡｓ）４の上にノンドープのＧａＡｓ１ｅ５がＭＢＥ
法（分子線エピタキシー）で形成され、この上に順次Ｍ
ＢＥ法によりノンドープＡ ｌ ｎ３Ｇ ａ Ｏ，７Ａ
ｓ層６ 、 Ａｌｏ３Ｇａｏ、ｔ Ａｓ 層７ 、 Ｎ
型ブレ−ディー／ ｈＡ７ｘＧａ＋−ｘＡｓＩｓ８＊
Ｎ型ＧａＡａｌフｌｔ９が形成され、ソース２およびド
レイン３は金−ゲルマニウム（Ａｕ−Ｇｅ）とＧａＡｓ
との合金でオーミックコンタクトが形成されており、ま
たゲート１はドライエツチング例えばりアクティブイオ
ンエツチングでＮ型グレーディッドＡｊ’！ｘ Ｇａ
Ｉ−ｘ Ａｓ層８に到るまでリセス１０を形成し、これ
にチタン−白金−金（’ｒｉ −ｐｔ−Ａｕ）の多層金
属からなるゲートｌがスパッタリング或は蒸着法で形成
されている０こ＼でこのトランジスタの特徴は、ノンド
ープＧａＡｓ層５とノンドープＡｌｏ、ｘＧａｎ７Ａｓ
Ｉｅｌｒ ６とのへテロ接合面に発生ずる高移動度電
子層（２次元３− ゛成子ガスＩ？Ａ）を電１界により制御するものである
。
ａＡｓ）４の上にノンドープのＧａＡｓ１ｅ５がＭＢＥ
法（分子線エピタキシー）で形成され、この上に順次Ｍ
ＢＥ法によりノンドープＡ ｌ ｎ３Ｇ ａ Ｏ，７Ａ
ｓ層６ 、 Ａｌｏ３Ｇａｏ、ｔ Ａｓ 層７ 、 Ｎ
型ブレ−ディー／ ｈＡ７ｘＧａ＋−ｘＡｓＩｓ８＊
Ｎ型ＧａＡａｌフｌｔ９が形成され、ソース２およびド
レイン３は金−ゲルマニウム（Ａｕ−Ｇｅ）とＧａＡｓ
との合金でオーミックコンタクトが形成されており、ま
たゲート１はドライエツチング例えばりアクティブイオ
ンエツチングでＮ型グレーディッドＡｊ’！ｘ Ｇａ
Ｉ−ｘ Ａｓ層８に到るまでリセス１０を形成し、これ
にチタン−白金−金（’ｒｉ −ｐｔ−Ａｕ）の多層金
属からなるゲートｌがスパッタリング或は蒸着法で形成
されている０こ＼でこのトランジスタの特徴は、ノンド
ープＧａＡｓ層５とノンドープＡｌｏ、ｘＧａｎ７Ａｓ
Ｉｅｌｒ ６とのへテロ接合面に発生ずる高移動度電
子層（２次元３− ゛成子ガスＩ？Ａ）を電１界により制御するものである
。
かかる構造においてゲート１のゲート長を短くすると必
然的にゲート抵抗Ｒｇが増加するがこれは当然な現障で
あり、ごの増加は篩速化の妨げとなっている〇 （ｄ） 発明の目的 本発明はＥ’ Ｅ ’ＩＩ’のゲート長を縮少する際に
牛するゲート抵抗Ｒｇの増大を防ぐと共に容量Ｊ・ｎ加
を伴わないゲート電極の形成方法を提供することを目的
とする。
然的にゲート抵抗Ｒｇが増加するがこれは当然な現障で
あり、ごの増加は篩速化の妨げとなっている〇 （ｄ） 発明の目的 本発明はＥ’ Ｅ ’ＩＩ’のゲート長を縮少する際に
牛するゲート抵抗Ｒｇの増大を防ぐと共に容量Ｊ・ｎ加
を伴わないゲート電極の形成方法を提供することを目的
とする。
（ｅ） 発明の、構成
本発明の目的は半心体基２阪の最上層に絶縁層を設けこ
の絶縁１−をゲートｉｔ極形成領域を除いて除去し、ソ
ースおよびドｌ／イン電極パターンの形成を行った後、
この基鈑上に上層が通常感度で下層が高感度の２層から
なるレジスト層を形成し、ゲ−ｌ−磁極パターンの露光
、現像と開口部へのドライエツチングを行い、上層のレ
ジストパターンにより定まるリセスを形成し、次に上層
のレジストパターンを除去し、下層の１／シストパター
ンを用〜４− いてゲート電極形成用金員の蒸着を行い、リフトオフ法
によりゲート電極パターンを形成する製法をとることに
より実現することができる。
の絶縁１−をゲートｉｔ極形成領域を除いて除去し、ソ
ースおよびドｌ／イン電極パターンの形成を行った後、
この基鈑上に上層が通常感度で下層が高感度の２層から
なるレジスト層を形成し、ゲ−ｌ−磁極パターンの露光
、現像と開口部へのドライエツチングを行い、上層のレ
ジストパターンにより定まるリセスを形成し、次に上層
のレジストパターンを除去し、下層の１／シストパター
ンを用〜４− いてゲート電極形成用金員の蒸着を行い、リフトオフ法
によりゲート電極パターンを形成する製法をとることに
より実現することができる。
（ｆ） 発明の実施例
第３図は本発明を実施した高電子移動度トランジスタの
断面構造で、第２図の従来構造と異なるところはリセス
１０が幅狭く形成されていることＮ型ＧａＡａｌ’ｔ１
９の上にノンドープＧａＡｓ層１１が新たに設けられ、
この上にゲー）１２が設けられている点が異っている口 本発明はか＼る構造の形成方法に関するものであり、第
５図囚〜（ト）はこの手順である。
断面構造で、第２図の従来構造と異なるところはリセス
１０が幅狭く形成されていることＮ型ＧａＡａｌ’ｔ１
９の上にノンドープＧａＡｓ層１１が新たに設けられ、
この上にゲー）１２が設けられている点が異っている口 本発明はか＼る構造の形成方法に関するものであり、第
５図囚〜（ト）はこの手順である。
すなわち従来と同様にＳ、 Ｉ ＧａＡａ基＆４基土４
順次ＭＢＥ法によりノンドープＧａＡｓ層５．ノンドー
プＡｌｏ３Ｇａｏ、ｔＡｓ層６ ＋ ＡＡ！ｏＪＧａｏ
、ｙＡｓ層７１Ｎ型グレーディッドＡｌｘＧａｔ−ｘＡ
ｓ層８．Ｎ型ＧａＡａ層９を形成し更にその上にＭＢＥ
法により本発明に係るノンドープＧａＡｓ層１１を形成
する。
順次ＭＢＥ法によりノンドープＧａＡｓ層５．ノンドー
プＡｌｏ３Ｇａｏ、ｔＡｓ層６ ＋ ＡＡ！ｏＪＧａｏ
、ｙＡｓ層７１Ｎ型グレーディッドＡｌｘＧａｔ−ｘＡ
ｓ層８．Ｎ型ＧａＡａ層９を形成し更にその上にＭＢＥ
法により本発明に係るノンドープＧａＡｓ層１１を形成
する。
このノンドープＧａＡｓ層１１は後述するゲート電極に
よる静電容量の増大を抑制するための絶縁層で本実施国
の場汀は）Ｖさ約５０００囚である（Ａ図）。
よる静電容量の増大を抑制するための絶縁層で本実施国
の場汀は）Ｖさ約５０００囚である（Ａ図）。
次にゲート形成領域を除いてノンドープＧａＡｓ層１１
をエツチングしこ＼１こソース１３お、ｌび１／レイン
１４％極を形成する（Ｂ図）０ 次にこの」二に高感度のポトレジスト層１５と通常感度
のホトレジスト層１６を均一に被覆する。
をエツチングしこ＼１こソース１３お、ｌび１／レイン
１４％極を形成する（Ｂ図）０ 次にこの」二に高感度のポトレジスト層１５と通常感度
のホトレジスト層１６を均一に被覆する。
ここで例えば高感度レジストとしてはＣＭＲ（Ｃｒｏａ
ａｌｔｎｋｅｄ Ｍｅｔｈｙｌ ｍｅｔａ−ａｃｒｙｌ
ａｔｅＲｅｓｉｓｔ）がまた通常感度レジストとしては
市販のＰＭＭＡを挙げることができ、これを本実施例の
場合的０．５〔μｍ〕づつスピンコードして厚さ約１〔
μｍ〕の塗膜を作り、これにゲートパターンを位Ｖ合わ
せし゛Ｃ電子ビーム露光を行い、これを現像してゲート
パターンが窓明けされる（図Ｃ）。
ａｌｔｎｋｅｄ Ｍｅｔｈｙｌ ｍｅｔａ−ａｃｒｙｌ
ａｔｅＲｅｓｉｓｔ）がまた通常感度レジストとしては
市販のＰＭＭＡを挙げることができ、これを本実施例の
場合的０．５〔μｍ〕づつスピンコードして厚さ約１〔
μｍ〕の塗膜を作り、これにゲートパターンを位Ｖ合わ
せし゛Ｃ電子ビーム露光を行い、これを現像してゲート
パターンが窓明けされる（図Ｃ）。
こ＼で高感度レジスト層１５は通常感度レジスト層【６
に較べてより広い面積に互って感光しているため現像処
理によりオーバーカット形状１７が形成される〇 次１こＣＣｌ３．Ｆ鵞ガスをエッチャントとしリアクテ
ィブイオンエツチングでエツチングすることによりＮ型
グレーディッドＡＪｘＧａ＋−ｘＡａ／＊８にまでリセ
ス１０を形成する（図Ｄ）。
に較べてより広い面積に互って感光しているため現像処
理によりオーバーカット形状１７が形成される〇 次１こＣＣｌ３．Ｆ鵞ガスをエッチャントとしリアクテ
ィブイオンエツチングでエツチングすることによりＮ型
グレーディッドＡＪｘＧａ＋−ｘＡａ／＊８にまでリセ
ス１０を形成する（図Ｄ）。
この形成方法は従来行われている方法と同じであるが、
リセスｌＯの幅は通常感度レジス）ｌａｔ６で決められ
たパターンと同一である。
リセスｌＯの幅は通常感度レジス）ｌａｔ６で決められ
たパターンと同一である。
次に通常感度レジスト層１６のみを溶解して高感度レジ
スト層ｔ５のみを残す。か＼る辿択的な溶媒として本実
施例の場合はアセトンを用いた。
スト層ｔ５のみを残す。か＼る辿択的な溶媒として本実
施例の場合はアセトンを用いた。
すなわちアセトンはｐＭＭＡレジストは溶かすがＣＭＲ
レジストは溶解しない。
レジストは溶解しない。
成する七リセス１０にセルフアライメントされたゲート
電極１２が形成される（図Ｅ）。
電極１２が形成される（図Ｅ）。
こ＼でゲート電極１２の形状は高感度レジスト層１５の
開口部パターンと同じであり、リセス１０の頂部にある
ノンドープＧａＡｓ層１１にまたがってゲート電極１２
が形成されることになる。
開口部パターンと同じであり、リセス１０の頂部にある
ノンドープＧａＡｓ層１１にまたがってゲート電極１２
が形成されることになる。
次に高感度レジスト層１５をレジスト剥離７（Ｉ例７−
えは市販のＡ Ｚ ＊ｔ＋離敵或仁Ｌ ＯＭ Ｒ剥離液
を用いて除去することによりハ八３図の構造を得ること
ができる◎このような構造をとる場合はＦＥＴのゲート
長はリセス１０の幅により決るため静特性は向上し、一
方ゲート抵抗Ｒｇはゲートを極【２により決るため抵抗
値の増大を防ぐことができる。
を用いて除去することによりハ八３図の構造を得ること
ができる◎このような構造をとる場合はＦＥＴのゲート
長はリセス１０の幅により決るため静特性は向上し、一
方ゲート抵抗Ｒｇはゲートを極【２により決るため抵抗
値の増大を防ぐことができる。
次１ここの構造をとる場合はゲート電極１２の張り出し
により接触面積が増し、それによる静電容量の増加が考
えられるが、ノンドープＧａＡａＮ１１が設けであるた
め静電容量の増大は抑制されてい 。
により接触面積が増し、それによる静電容量の増加が考
えられるが、ノンドープＧａＡａＮ１１が設けであるた
め静電容量の増大は抑制されてい 。
る０ こ＼でゲート電極１２の張り出しによる静電容量
の増加をｋｌこ抑制する方法としてはノンドープＧａＡ
ｓ１＃ ｌ ｌの代りにこれよりもａｔ率が低い二酸化
硅素（Ｓｌｉｔ）〜を用いれば効果的である。
の増加をｋｌこ抑制する方法としてはノンドープＧａＡ
ｓ１＃ ｌ ｌの代りにこれよりもａｔ率が低い二酸化
硅素（Ｓｌｉｔ）〜を用いれば効果的である。
なおこの場＆ｍ５図Ｉに示すリセス１０の形成を行うに
は初めＣＨＦ５ガスをエッチャントとしてリアクティブ
イオンエツチングを行って５１０ｍ／＃を窓明けした後
、ガスをＣＣＪ？、ｌ−１１ガスに置換して再びリアク
ティブイオンエツチングを行う必要がある＠ ８− なおトランジスタ形式においてＮ型ＧａＡｓ層９の上に
直接５１０７層を設けるよりも第４図に示すようにゲー
ト形成領域をノンドープＧａＡｓ層１１ａｓｌＯ，１５
の２層構成で形成すれば安定な表面状態をもち且つ静電
容量の増大のないトランジスタを得ることができる。
は初めＣＨＦ５ガスをエッチャントとしてリアクティブ
イオンエツチングを行って５１０ｍ／＃を窓明けした後
、ガスをＣＣＪ？、ｌ−１１ガスに置換して再びリアク
ティブイオンエツチングを行う必要がある＠ ８− なおトランジスタ形式においてＮ型ＧａＡｓ層９の上に
直接５１０７層を設けるよりも第４図に示すようにゲー
ト形成領域をノンドープＧａＡｓ層１１ａｓｌＯ，１５
の２層構成で形成すれば安定な表面状態をもち且つ静電
容量の増大のないトランジスタを得ることができる。
（ｇ） 発明の効果
本発明の実施によりＦＥＴの小形化に伴うゲート抵抗の
増大を抑制することができ、従って特性を向上すること
が可能である。
増大を抑制することができ、従って特性を向上すること
が可能である。
第１図はＦＥＴの平面図、第２図は従来の高電子移動度
トランジスタの断面構造図、第３図および第４図は本発
明に係る方法で形成した同種トランジスタの断面構造図
、また第５図（Ａ）〜Ｃ）は本発明に係る製造工程の説
明図である。 図において１．【２はゲート、２．１３はソース、３．
１４はドレイン、１０はリセス、１１はノンドープＧａ
Ａｓ層、ｔｓは高感度レジスタｒＷＩ、１６は普通感度
レジスト層、１７はオーバカット形状、１Ｂは５１０３
層〇 −１１−
トランジスタの断面構造図、第３図および第４図は本発
明に係る方法で形成した同種トランジスタの断面構造図
、また第５図（Ａ）〜Ｃ）は本発明に係る製造工程の説
明図である。 図において１．【２はゲート、２．１３はソース、３．
１４はドレイン、１０はリセス、１１はノンドープＧａ
Ａｓ層、ｔｓは高感度レジスタｒＷＩ、１６は普通感度
レジスト層、１７はオーバカット形状、１Ｂは５１０３
層〇 −１１−
Claims (1)
- 【特許請求の範囲】 （１）電界効果トランジスタの製造工程において半導体
基板の最上層に設けた絶縁層をゲート電極形成領域を除
いて除去し、ソースおよびドレイン電極パターンの形成
を行った後、該基板上に上層が通常感度で下層が高感度
の２層からなるレジスト膜を形成し、ゲート電極パター
ンの露光、現像と開口部へのドライエツチングを行い、
上層めレジストパターンにより足まるリセスを形成し、
次に上層のレジストパターンを除去し、下！−のレジス
トパターンを用いてゲート電極形成用金属の蒸着を行い
リフトオフ法によりゲート電極パターンを形成すること
を特徴とする半導体装置の製造方法・（２）半導体基板
がガリウム砒素層結晶よりなり。 最上層に設けた絶ｍｌ−が分子線エピタキシーで形成し
たノンドープガリウム砒素層からなることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 （３）半導体基板がガリウム砒素単結晶よりなり最上層
に設けた絶縁層が二酸化砒素層からなることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128844A JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128844A JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021574A true JPS6021574A (ja) | 1985-02-02 |
| JPH0362017B2 JPH0362017B2 (ja) | 1991-09-24 |
Family
ID=14994778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128844A Granted JPS6021574A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035059A3 (en) * | 2006-09-19 | 2008-07-03 | Polymer Vision Ltd | Exposure and patterning process for forming multi-layer resist structures |
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
-
1983
- 1983-07-15 JP JP58128844A patent/JPS6021574A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035059A3 (en) * | 2006-09-19 | 2008-07-03 | Polymer Vision Ltd | Exposure and patterning process for forming multi-layer resist structures |
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362017B2 (ja) | 1991-09-24 |
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