JPH0362052B2 - - Google Patents

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JPH0362052B2
JPH0362052B2 JP58153986A JP15398683A JPH0362052B2 JP H0362052 B2 JPH0362052 B2 JP H0362052B2 JP 58153986 A JP58153986 A JP 58153986A JP 15398683 A JP15398683 A JP 15398683A JP H0362052 B2 JPH0362052 B2 JP H0362052B2
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clock
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vco
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Jii Beru Aren
Efu Raion Richaado
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Publication of JPH0362052B2 publication Critical patent/JPH0362052B2/ja
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  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description

【発明の詳細な説明】 本発明は、MOS回路やVLSI回路に適した自己
校正型クロツク及びタイミング信号発生器に関す
る。
集積回路、特に、MOSやVLSI技術の開発が進
んで、一つのチツプの上ひより多くの回路部品を
載せられるようになるにつれ、これらの回路にデ
ジタル形式の自己校正クロツク及びタイミング発
生器がそのチツプ上に形成されるという願望が強
くなつている。
現在のところ、信号のタイミングやクロツク
は、オフチツプすなわちチツプの外に別に設けた
集積回路で発生させている。これらの集積回路
は、ワンシヨツトマルチバイブレータ、位相ロツ
クループ（PLL）装置、バイポーラ技術による
分離型信号クロツク発生装置等、種々の従来技術
を用いたものである。また、これらの従来技術に
よるタイミング又はクロツク発生装置では、タイ
ミング又はクロツク期間が正常であるかどうかを
点検する為に一部にアナログ回路を採用してい
る。上記の点検はタイミング又はクロツク期間が
常に正確であることを確かめる為、定期的に行わ
れる。しかし、この点検により、データの誤動作
やロスが生じ、結果として、回路利用の面から見
ると、タイミングやはクロツク動作は常に正確で
あるとは言えない。従つて、集積回路と同一チツ
プ上にクロツク動作及びタイミング回路を設け、
これを何らかの方法で、自己校正型として、いつ
までもタイミング精度を維持できるようにするこ
とが望まれる。
チツプ上にあつても、クロツク及びタイミング
回路をアナログ回路とすると、ウエーハの連続処
理中に物理特性及び電気特性の変化が生じて問題
が多い。ウエーハからウエーハへ、均一にクロツ
ク及び信号タイミングを発生させるのは、製品仕
様の精度要求が高い場合極めて難しく、特に、ク
ロツク動作及び信号タイミングの発生特性を製造
された回路のパラメータに応じて変えなければな
らない場合、バツチ処理で上記発生特性に均一性
を付与するのは、nMOS等のMOS技術では不可
能に等しい。現在は、複合タイミングインターフ
エース回路を用いて、クロツク動作及びタイミン
グ信号を発生させ、この信号が所定の調整機能を
遂行できるように出力する前に信号の精度を確か
める為の手段を設けている。しかし、いかにすれ
ば確かな精度でnMOS等のMOS／VLSIに調整機
能を実現できるか、又、いかにして信号の遷移エ
ツジの発生時を正確につかむか、又、クロツク動
作やタイミング信号発生を導入しているnMOSに
於いて、遷移エツジと遷移エツジの間にはいかな
る分解能が存在するか等、今尚、方法論の確立で
きない問題が多い。
本発明の主たる目的は、集積回路の連続処理に
必要な物理特性及び電気特性と相関関係を持たず
に、MOS技術で自己校正型のクロツク及び信号
タイミング発生器を提供することにある。
課題を解決するための手段 本発明によれば、予め選択可能なエツジ分解能
のデジタル波形を連続的に且つ信頼性高く発生で
きる自己校正型クロツク及びタイミング発生器が
提供される。この本発明による発生器は、連続的
に接続されて多段手段を構成する複数の遅延段の
出力から、予選択可能なエツジ分解能の遅延信号
を作り出す多段手段を備えている。この多段手段
の各段の遅延は互いに等しく、前記複数の出力の
いずれかを選ぶことによつて該多段手段への入力
信号に対する所定量の遅延を与えている。また、
前記多段手段を構成する遅延段の各々と同一構造
の複数の遅延段を有する電圧制御発振器を含んで
いる校正手段を備えており、この校正手段は制御
信号を発生してこの制御信号を前記多段手段に与
え、各段毎の前記所定量の遅延を連続して維持し
ている。
本発明においては、前記の校正手段を、電圧制
御発振器（VCO）の周波数を基準周波数に一致
させるように調整する自動周波数制御（AFC）
ループによつて構成できる。また、電圧制御発振
器（VCO）を複数の直列接続された遅延段によ
つて構成でき、制御電圧が各段に供給されて
VCOの周期または周波数を制御する。
その制御電圧は、VCOの周波数を制御するの
に用いられる一方、多段手段を構成する各段の遅
延を調整する為にも用いられ得る。多段手段は遅
延ラインの段で構成でき、VCOの段も同一構造
に構成できる。すなわち、多段手段は、本質的に
は、VCO用の制御電圧に基づいたデジタルの信
号伝搬速度を有するタツプ付きの遅延ラインであ
る。制御電圧は、回路の構成要素のパラメータや
数値には関係なく、VCO周波数を比較する為に
用いられる基準周波数にのみ関係するので、遅延
ラインの段毎の遅延は、常時校正され正確に保た
れ、極めて正確な、オンチツプ型のクロツク動作
やタイミングが可能になる。
本発明によれば、一段又は複数段の遅延に等し
い予選択可能なエツジ分解能を有する任意の波形
を、遅延ラインのタツプ出力として得ることがで
きる。このタツプ出力に、従来の論理機能や論理
回路構成を組合せれば、任意の所望のデジタル波
形が、遅延ラインの段毎の既知の分解能（遅延時
間）に限定された状態で、選択することが可能と
なる。かかる回路は、一体化されて自己校正でき
るクロツクやタイミングの発生器を含むように設
計でき、例えば、デバイスコントローラやメモリ
インタフエースや他の集積回路を一個のチツプに
集積するという要求に合わせることができる。
MOS技術で製造したクロツク又はタイミング
発生器は、MOS技術処理や環境（例えば温度変
化）等には無関係で製造されるので、極めて正確
に実現される一方、オンチツプ型でもクロツク動
作及びタイミングの分解能も極めて高度になる利
点が生まれる。
又、単一MOSチツプ上に設けた幾つかの異種
のサブシステムを非同期で操作する為の、非同期
クロツク動作も容易に実現可能である。チツプ上
のサブシステムに、各自クロツク源を設ければ、
同一チツプ上に設けられた一つ一つのクロツク源
を他の幾つかのクロツク発生源、又は、他の全て
のクロツク発生源と非同期とすることができる。
いずれにしても、同期、非同期に係わらず、自己
校正型クロツク及びタイミングが、チツプ上のサ
ブシステム全体に供給される多段の遅延ライン付
きの単一のAFCループから発生でき、あるいは
チツプ上のサブシステム全体に供給される多段の
遅延ラインとAFCループとの組合わせから発生
できる。
クロツクを発生させるのに遅延ラインを用いる
のは決して目新しい技術ではないが（1980年に
Addison−Wesley Publishing Companyから出
版されたCarver Mead及びLynn Conwayの著作
による『Introduction to VLSI systems』とい
う表題の本の233頁〜236頁のVLSIシステムのタ
イミングに於けるクロツクの発生に関する既述を
参照のこと）、遅延ラインを自己校正型とした点
はこの分野に於ける新規な発明である。
実施例 以下、本発明を添付図面に沿つて説明する。
第１図に示す通り、本発明の自己校正型クロツ
ク及びタイミング信号発生器１０には、自動周波
数制御（AFC）ループ１２が設けてあり、この
AFCループ１２には基準周波数Rfが入力１４と
して供給される。ループ１２は、基準周波数又
は、基準周波数を数倍した周波数で、電圧制御発
振器（VCO）１８を駆動させる。この駆動は、
従来通りの方法で行われる。即ち、VCO１８の
出力周波数Ofを基準周波数Rfと比較し、制御電
圧Vcを生じさせる。このVcを次にVCOに印加し
て、VCOの周波数をRfと一致させるという方法
である。この制御電圧Vcは、遅延ライン１６を
構成する多段手段の操作を制御して、入力１５に
入力される信号に、予め遅延を選択・設定する
（すなわちエツジ分解能を予選択できる）為にも
用いられる。この方法によれば、遅延ライン１６
を構成する要素は、事実上、VCO１８の構成要
素と同一であり、VCOの単位遅延は、AFCルー
プ１２を操作することにより、簡単に分かるの
で、遅延ライン１６による単位遅延も容易に判明
するという利点がある。従つて、入力信号の予選
択分割を、オンチツプ型のクロツク及びタイミン
グ発生器に実現することも容易に可能である。
これまでにも、遅延回路に、クロツク及びタイ
ミング信号発生を併用した例はあるが、これらは
全て、分離型、又は非調整型で、アナログ回路に
よるものであり、性能が低く、旧弊な設計で、誤
動作や機能不良の率が高かつた。本発明のクロツ
ク及びタイミング信号発生器は、外部の周波数に
よつて校正されて調節されるので、予選択可能な
信号分解能を得ることができ、しかもその信号分
解能は正確に且つ精度高く調節ができる上に、常
時高い信頼性を保証されるので、本発明のクロツ
ク及びタイミング信号発生器は、種々のタイミン
グ機能を最適な形で実現できる。
第１図で、VCO１８の出力は、分周器２０に
送られ、ここで、一定の約数又は因数で割られ
る。次に、分周器２０の出力Ofは位相／周波数
比較器２２へ送られ、ここで基準周波数Rfと比
較される。比較器２２の出力は、ループフイルタ
及びレベルシフタ２４に送られる。ループフイル
タ及びレベルシフタ２４は制御電圧Vcをライン
２６に出力する。Vcは、RfとOf間の位相の差の
量を示す比較器２２のパルス信号に応じて変化す
る。ライン２６は、タツプ付き遅延ライン１６と
VCO１８の双方に接続され、これら二つの多段
装置によつて作り出される単位遅延を制御する。
次に第２図について説明する。第２図は、第１
図の発生器の特徴をより詳しく示す図である。発
生器回路の特徴のうち、第２図に説明しきれなか
つた部分は、第３図乃至第７図に詳細に図示す
る。
VCO１８の段は複数の電圧制御遅延段３０で
構成されている。第２図の実施例では遅延段３０
の数は５個である。各段３０は、基本的構成要素
としてインバータ３２を有し、インバータ３２の
前には、トランジスタ３４が置かれている。各段
３０は、VDD及びGND（接地）に接続されている
（第２図のVCO１８の中央段参照）。VCO１８の
出力３６はインバータ３８に送られる。インバー
タ３８は緩衝器の役目を果たし、VCOを外部の
負荷から絶縁し、VCOに所定の負荷キヤパシタ
ンス以上のキヤパシタンスがかからないようにす
る。出力３６は、VCO１８の第一段のトランジ
スタにも接続されており、リング発振器構造を構
成して、回路始動を不要としている。インバータ
３８の出力は分周器２０へ入力される。インバー
タ３８によりVCO出力３６は、反転されるが、
比較器２２の比較対象となるのは、この信号の周
波数のみであるので、この反転は何ら支障をもた
らさない。
VCO１８は、制御電圧Vcがライン２６を介し
て各段３０の各トランジスタ３４に与えられると
作動する。トランジスタ３４は可変抵抗器として
働きVcにより制御される。Vcは比較器２２の出
力に応じて変化する。Vcの変化に応じてトラン
ジスタ３４の抵抗値も変化するので各段３０の
RC遅延は常時変化する。Vcはアナログ電圧であ
り、Vcが低くなるとトランジスタ３４の抵抗は
大となり、Vcが高くなるとトランジスタ３４の
抵抗は小となる。これに対応してVCO１８の周
波数も減少又は増加し、Rf又はその倍数と一致
させるべく調節が行なわれる。
VCO１８の出力の周期、即ち、１サイクルは、
全ての段３０の遅延の合計の二倍に相当する。こ
れは、周期の半分の間、全段が高パルスで、残り
の半分の間は、全段が低パルスとなる為である。
段当りの遅延（To）は以下の式で求められる。
To＝１／Rf×Ｄ×２×Ｓ 式中、Rfは、基準周波数、Ｄは分周器２０の
約数即ち除数、ＳはVCOの段の数である。一例
として、Rfが10MHz、Ｄが４、Ｓが５段（第２
図の実施例による）とすると、一段当りの遅延
は、2.5nsとなる。
分周器２０は、VCOの出力を割り算して、周
波数Ofを出し、これを基準周波数Rfと比較する
為に、比較器２２に送る。この割り算の除数は、
１以上のいかなる整数でもよい。例えば、除数を
４、基準周波数を10MHz、VCOの段を５段とす
れば、VCOの周波数は40MHzとなる。
前述の如く、位相／周波数比較器２２は、Rf
をOfと比較し、RfとOfの位相が同一でない時に
は、第７図の『上』及び『下』と名付けられた二
つのパルス信号の内、いずれか一方を出力する。
例えば、Rf用のパルスの立上りエツジが比較器
２２の入力端子に到着する前に、Of用のパルス
の立上りエツジが到着した場合には、比較器２２
は、『下』すなわちDOWNパルスを発生し始め、
Rf用のパルスの立上りエツジが、到着すると、
そのパルスの発生を終了する。同様に、Rf用パ
ルスの立上りエツジがOf用パルスの立上りエツ
ジより前に到着した場合には、前記二つのパルス
の到着に於ける位相ずれの間だけ、『上』すなわ
ちUPパルスが発せられる。
UP（『上』）及びDOWN（『下』）パルスは、出力
４０及び４２から、VDDとGNDの間に接続された
一対のエンハンスメントトランジスタ４４及び４
６で構成されるポンプ２８を変更するように供給
される。DOWNパルス出力４０は、トランジス
タ４４のベースに送られ、UPパルス出力４２は、
トランジスタ４６のベースに送られる。トランジ
スタ４４のベースに入力されたパルスは、VDD
を、ループフイルタ２４Ａの入力端子４８へ切り
変える働きをする。トランジスタ４６のベースに
入力されたパルスは、ループフイルタ２４Ａを
GNDに切り換える。
ループフイルタ２４Ａは、狭帯域で低減衰率の
AFCループを構成する二次ループフイルタであ
る。ループフイルタ２４Ａは、入力とGNDの間
に接続されたRCネツトワークR1及びＣ、と、R1
とＣの間に接続された減衰抵抗器R2で構成され
る。ループフイルタ２４Ａの出力５０は、転倒形
レベルシフタ２４Ｂへ入力される。ループフイル
タ２４ＡのR1及びＣの数値は、RCの時定数をか
なり大きくし、帯域幅を低くするように決定され
て、ループがその入力端子に生じた変化に過激に
反応しないようにされる。
抵抗器R2は、R1と比べると、抵抗値がかなり
小さくループ動作に減衰と安定を与える。R1と
R2の間の出力５０は、基本的には、R2と共に分
圧器を構成し、シフタ２４Ｂに送る出力信号への
リプルを小さくしている。これとは別に、大型コ
ンデンサＣの拡散領域に十分な固有抵抗を持たせ
て、ループの安定を期すことも可能である。出力
５０に表れるリプルは実際には問題とならない。
これは、ループがある電圧値にロツクされると、
UP及びDOWNパルスは極めて幅の狭いパルスと
なり、そのリプルはループ回路でほとんど濾波さ
れてしまうからである。
例えば、ループ２４Ａの各構成要素の数値とし
て、R1を約200KΩ、R2を約40KΩ、Ｃを約100pF
とすることができる。転倒形レベルシフタ２４Ｂ
の目的は、VCO１８の操作に用いることができ
るように電圧レベルを所定の範囲に調節すること
にあり、即ち、出力５０の電圧レベルをVCO１
８の各段の入力端子に制御電圧として受け入れ可
能な電圧レベルにシフトすることにある。エンハ
ンスメントトランジスタ４４は、それ自身及び電
流閾値に応じて電圧降下を生じるので、VDDと等
しい電圧をコンデンサＣに蓄えることは到底不可
能である。しかし、VCOの周波数操作の範囲は
VcがVDDに等しい時VCOが最大周波数となる。
従つて、シフタ２４ＢはVCO１８の操作に必要
な入力要求を見合うように電圧レベルをシフトす
る変換器の役割を果たす。
シフタ２４Ｂは、第２図に示すように、それぞ
れVDDとGNDに接続された２つの抵抗器R3とR4
の間に接続された入力エンハンスメントトランジ
スタ５２を有する。トランジスタ５２のベースに
十分な電圧が印加されてトランジスタ５２が導通
状態となつている時、R3及びR4は分圧器として
働き、GNDとVDDの間電圧の分圧電圧が出力ライ
ン２６に現れる。フイルタ２４Ａの出力がゼロす
なわちGNDに接続されている場合、トランジス
タ５２は導通状態となり得ない。R3は空乏状態
にあり、トランジスタ５２がオフであるから、
VDDは直接出力としてのライン２６に接続され
る。従つて、フイルタ２４Ａからのループ出力５
０での電圧範囲の最も高い電圧値が、ライン２６
のVcの電圧範囲の最も低い電圧値になり、フイ
ルタ２４Ａからのループ出力５０での電圧範囲の
最も低い電圧値が、ライン２６上のVc電圧範囲
の最も高い電圧値なることを理解されたい。かか
るVc電圧の最高及び最低の間において、その中
間電圧は、ループ出力５０でシフタ２４Ｂの入力
に印加できる電圧範囲の中間電圧に対して、ほヾ
直線関係をなす。
これまでの説明で、AFCループ１２が制御電
圧Vcを供給し、該制御電圧Vcが、VCO１８の出
力周波数Ofを基準周波数Rfに同相となるように、
連続的に調節可能であることが明らかにされた。
従つて、VCO１８の各段毎の遅延が、既述のTo
に従つて、同じ所定値に常に校正されることにな
る。
次に、タツプ付き遅延ライン１６の構造を説明
する。遅延ライン１６は、複数の遅延段６０で構
成されている。遅延段６０は、VCO１８の各段
３０と同じ構造を有しているので、トランジスタ
３４とインバータ３２は、VCO１８のものと同
一符号で示してある。MOS／VLSI技術（即ち、
nMOS）によつて製造する場合、段３０及び６０
を構成する構成要素を同一の向きに配置して、製
造段階でマスク配列にずれが生じても、これらが
同一効果を受け、結果として、物理特性及び属性
が一となるようにしている。絶対にではないけれ
ど、できれば前記各段の構成要素はウエーハ即ち
チツプ製造時に一緒に製造して、チツプ上に大き
な製造上のずれが生じないようにすることが望ま
しい。さらに、できれば、上記二つの多段装置の
インピーダンス負荷に相似性を与えることが望ま
しい。インピーダンスを整合させることは簡単
で、整合させようとする段の近傍にもう一つ、コ
ンデンサを設ければ良い。このコンデンサは、例
えば容量性負荷として働く空乏層式トランジスタ
でできる。
以上のことから、遅延ライン１６の各段６０が
VCO１８の各段３０と事実上同一の遅延を有す
ることが明らかにされた。さて、遅延ライン１６
の全段６０に又は幾つかの選択した段６０に、複
数のタツプ６２を設けると、入力信号１５の遅延
の種類を、予め選択したエツジ分解能を有する所
定の波形を有するように提供できる。これは、段
毎の遅延時間は知られた値であり、また、エツジ
分解能（信号転移）の点も前記のタツプ６２を予
め選択することにより決定できるためである。タ
ツプ６２はプログラム可能な論理回路６４に適用
する場合に選択されて、公知の論理機能、例え
ば、ORゲート及びANDゲート、セツト／リセツ
トフリツプフロツプ等の機能を遂行し、さらに、
所望のクロツク信号や多相のクロツク信号やタイ
ミング信号を発して、集積回路（IC）やICサブ
システムの非同期操作や同期操作を制御する。論
理回路６４に、マイクロコンピユータを設けて、
プログラム可能なコントローラとし、マイクロコ
ードに従つて、クロツク及びタイミング機能を遂
行させることも可能である。
又、一例として、タツプ６２のいずれか一つに
入力信号１５を入力して、リング発振器を構成し
て、予め選択されたクロツク周期を有するクロツ
ク発生器とすることも可能である。この場合、所
望のことは、遅延ライン１６の段毎の遅延の分解
能によつてだけ制限される区分によつて１周期を
分割することであるので、入力信号１５はそれ自
身を基準周波数Rfとしてもよい。
以下、第３図乃至第７図について説明する。第
３図乃至第７図に示す回路構成は、従来技術によ
る回路構成であるが、AFCループ１２の回路構
成の詳細を説明する上で、関連があるので、簡略
に説明する。
第３図及び第５図は、分周器２０で構成される
論理回路を示す図である。第３図の回路はVCO
１８から１位相クロツク入力を取り、そのクロツ
クの二つの非重複位相を作り出す従来のクロツク
発生器である（前記した『Introduction to
VLSI systems』の229頁参照）。第４図は第３図
の超緩衝器SBの詳細を示す図である。この超緩
衝器SBは、二つのインバータを交差接続して、
位相のオーバーラツプを確実にしている。これに
ついては前記の『Introduction to VLSI
systems』の17〜18頁に詳しく説明されている。
クロツクの位相は、次に、一連のシフトレジス
タの各段に入力される。第５図に示すように、こ
の一連のシフトレジスタと、入力ゲート６３は、
従来のリングカウンタを構成している。段即ち隔
室の数は所要の除数と同数とする。最後のシフト
レジスタ隔室を除く、他の全ての隔室の出力は、
ゲート６３でNOR処理されて、カウンタの最初
の隔室に入力として送られ、リングカウンタを構
成する。最後の隔室の出力Ofは、比較器２２へ
入力される。第６図は第５図のシフトレジスタの
各段すなわち隔室の一つを詳細に示す図である。
このシフトレジスタ隔室は、従来技術によるもの
であり、前記『Introduction to VLSI systems』
の67頁に詳述されている。
第７図は、位相／周波数比較器２２の詳細図で
ある。比較器２２も従来技術による回路であり、
交差接続のNORゲートを含めた一連のNORゲー
トと出力用のNORゲートで構成されている。比
較器２２は、Motorola Corporation製の、
MC4300／MC4000シリーズの位相／周波数チツ
プと同様の構造を有する。この回路は、入力信号
Rf又はOfの遷移エツジに於て厳密に作動する。
出力端子４０又は４２から出力されるパルスの幅
は任意の時に与えられる信号Or及びOfに基づく
二つの入力パルスの遷移エツジの間の間隔に比例
する。
図示の実施例では、AFCループ１２が制御電
圧Vcによつて単一の遅延ライン１６を校正して
いる。多数の独立した遅延ラインがそれぞれ、１
つのAFCループ１２からの制御電圧Vcによつて
制御されてもよい。例えば、各遅延ラインを各モ
ジユラーサブシステムにオンチツプで設けて、そ
のサブシステムにクロツク発生源として形成して
もよく、このサブシステムと同一のチツプ上に設
けられた他のサブシステムの遅延ラインを経由し
て送られてくる他のクロツク発生源と同期させる
ことも又非同期にすることも可能である。
第８図は、本発明に係る自己校正型クロツク及
びタイミング信号発生器の一例である。同図の発
生器７０は、オーバラツプしないすなわち非重複
の任意のクロツクPhi１及びPhi２を発生する。
ここで、任意のというのは、Phi１及びPhi２の
波形を、位相もデユーテイサイクルも全く互いに
異なる周期を有する波形にできるという意味であ
る。上記の特性はタツプ付きの遅延ラインのどこ
にタツプを置くかによつて、予選択できる。
第８図の遅延ライン７２の全遅延時間は150ns
である。遅延ライン７２には５つのタツプがあ
り、それぞれ、0ns、40ns、90ns、110ns、及び
150nsの段にタツプがついている。これらのタツ
プの出力は、プログラム可能な論理回路７４に入
力される。遅延ライン７２には、150nsの最終段
の出力が、フイードバツクライン７６及びAND
ゲート７８を経てフイードバツクしたフイードバ
ツク信号として入力される。ANDゲート７８は、
入力８０に可能化クロツクを与えられると作動す
る。
ANDゲート７８が、可能化クロツク（第９図
の波形参照）を与えられて、作動状態となると、
ライン７６上のフイードバツク信号が入力ライン
８２を経て、遅延ライン７２に入力される。従つ
て、このクロツクは、第９図の矢印８４に示され
るように、可能化クロツクをオフしてゲート７８
を不能とすれば、停止することができる。
遅延ライン７２の周波数は、奇数番の段（段毎
との遅延Toを10nsとするこの例では15番目すな
わち最終の段）を選ぶことによつて設定でき、入
力ライン８２にフイードバツクしてリング発振器
を構成できる。クロツクの周期は、遅延ライン７
２の入力から指定のタツプまでの遅延の二倍とな
る。クロツク周期の1/2の期間は、低パルスすな
わち“０”がライン７２に伝搬し、残りの1/2の
期間は高パルスすなわち“１”がライン７２に伝
搬する。第９図の遅延ラインへの入力の波形にこ
れが図示されている。即ち、クロツク周期300ns
中、前半の150nsの間は信号が高いレベルにあり、
後半の150nsは低いレベルにある。
なお、注目すべきは、遅延ライン７２の一段当
りの遅延を、10ns以下としうる点である。仮り
に、一段当りの遅延を10nsとすると、ライン７２
は、15段で構成され、2.5nsとすれば、ライン７
２は、60段で構成されることになる。段の数が多
くなればなる程、エツジ分解能が高まる。
図に示した例では、出力Phi１及びPhi２は、
300nsのサイクル即ち周期を有する。Phi１は、
周期の最初の40nsの期間に高パルスで、残りの期
間は低パルスとなる。他方、Phi２は、クロツク
周期の最初の110nsまでは低パルスで、次の130ns
の間高パルスとなり、その次の60nsは、再び低パ
ルスとなるが、これは、次の周期の低波形期間
110nsにつながつている。従つて、Phi１はクロ
ツク周期中に短い時間高いレベルにあり、Phi２
はクロツク周期中に長い時間高いレベルにあり、
両出力は、オーバラツプしないすなわち非重複信
号となる。
第９図に示したPhi１とPhi２の波形は、回路
７４を構成する二つのフリツプフロツプ８６及び
８８で、それぞれ発生される。フリツプフロツプ
８６及び８８は、従来技術によるもので、その論
理図は、第１０図に示す通りであり、交差接続し
たNORゲートでなり、出力端子Ｑを有する。フ
リツプフロツプ８８と８６が違う点は、入力Ｒの
位置が反対となつている点のみである。
フリツプフロツプ８６の入力のＲ及びＳはそれ
ぞれ、遅延ライン７２の0nsタツプと40nsタツプ
に接続され、フリツプフロツプ８８の入力Ｒは、
インバータ８７を介して遅延ライン７２の90nsタ
ツプへ、入力Ｓは、110nsタツプへそれぞれ接続
されている。第９図の波形から、遅延ラインの入
力に高パルスすなわち“１”パルスを送ると、直
ちにフリツプフロツプ８６がセツトされ、Phi１
に高出力を発生することが解る。この高出力は、
前記“１”パルスが遅延ラインの40ns遅延点に達
するまで続き40ns遅延点で、フリツプフロツプ８
６がリセツトされ、低出力に変わる。同様に、
“１”パルスは90ns遅延点に送られるが、ここに
は、フリツプフロツプ８８の入力Ｒに、インバー
タ８７が接続されているので、何の効果も生じな
い。遅延ライン７２の110ns点に達すると、フリ
ツプフロツプ８８がセツトされ、Phi２に高出力
を発生する。
時間的に前記110ns点到達直後に、遅延ライン
７２の150ns点で、低いパルスすなわち“０”パ
ルスの発生が始まり（遅延ライン波形参照）、ラ
イン７２の90ns点に“０”として、到達すると、
フリツプフロツプ８８が低パルス状態にリセツト
され、300nsのクロツク周期の残りの60ns間、低
パルスを発生する。この低パルスの発生は、もち
ろん、0ns、40ns、110nsのタツプからの入力に、
何の影響も与えない。
上記の例は、一つ以上のクロツク信号の周期、
位相、デユーテイサイクル、及び非重複時間が、
MOS／VLSI回路の設計時に予め選択した数値に
従つて常時校正され、しかも、その校正処理の制
御に融通性があることを示している。本発明は、
極めて融通性が高く、また、データ通信システム
にクロツク回復システムとして用いることもでき
る。又、本発明を、ローカルエリアコンピユータ
ネツトワークの通信媒体のリピータとして用いれ
ば、正確な信号の中継操作が期待できる。
さて、これまで本発明を特定の実施例に沿つて
説明してきたが、本発明は、上記の実施例に限定
されるものでなく、様々な代案、修正、及び変形
を許容するものである。これらの代案、修正、及
び変形は全て、添付の特許請求の範囲に包括され
るものである。
【図面の簡単な説明】
第１図は、自動周波数制御ループにより自己校
正する選択可能なタツプ付き遅延ラインを有する
本発明に係るクロツク及びタイミング信号発生器
の回路を示す概略図である。第２図、第１図のタ
ツプ付き遅延ライン及び自動周波数制御ループの
回路構成をより詳細に示した図である。第３図
は、第２図に示した分周器の詳細図であつて、非
オーバーラツプ型クロツクの発生器部分を示す図
である。第４図は、第３図の超緩衝器の回路を示
す詳細図である。第５図は、第２図の分周器の詳
細図であつて、多段リングカウンタの部分を示す
図である。第６図は、第５図のシフトレジスタの
各段の詳細図である。第７図は、第２図の位相／
周波数比較器の回路図である。第８図は、二相非
オーバーラツプのクロツクを作るクロツク発生器
の回路図である。第９図は、第８図の回路の信号
を図解した波形図である。第１０図は、第８図に
用いられるフリツプフロツプを示す回路図であ
る。 １０……クロツク及びタイミング信号発生器、
１２……自動周波数制御ループ、１６……遅延ラ
イン、１８……電圧制御発振器、２０……分周
器、２２……位相／周波数比較器、２４……ルー
プフイルタ及びレベルシフタ。

Claims (1)

  1. 【特許請求の範囲】 １ 予め選択されたエツジ分解能のデジタル波形
    を提供する自己校正型クロツク及びタイミング信
    号発生器において、 連続的に接続されて多段手段を構成する複数の
    遅延段の出力から、予選択可能なエツジ分解能の
    遅延信号を作り出す多段手段であつて、該多段手
    段の各段の遅延が互いに等しく、前記複数の出力
    のいずれかを選ぶことによつて該多段手段への入
    力信号に対する所定量の遅延を与える多段手段
    と、 前記多段手段を構成する遅延段の各々と同一構
    造の複数の遅延段を有する電圧制御発振器を含ん
    でいる校正手段とを備え、該校正手段は前記電圧
    制御発振器を含む自動周波数制御ループを含み、
    この自動周波数制御ループは、前記電圧制御発振
    器の周波数と基準の周波数との差を表す制御信号
    を発生する手段を有し、更に前記校正手段は、前
    記制御信号を前記多段手段に与え、各段毎の前記
    所定量の遅延を連続して維持することを特徴とす
    る自己校正型クロツクおよびタイミング信号発生
    器。 ２ 前記自動周波数制御ループが、前記電圧制御
    発振器の動作周波数を基準周波数と比較して両者
    の差を示す出力を発生する手段と、前記制御信号
    としての前記周波数差を示す制御電圧を発生して
    前記電圧制御発振器の動作周波数が前記基準周波
    数と同じになるように調整する手段とから成り、
    前記遅延段の全ての段により与えられる単位遅延
    のための調整が、本発生器を構成する回路の物理
    的特性や電気的特性の差に無関係に一様であるこ
    とを特徴とする特許請求の範囲第１項記載の自己
    校正型クロツク及びタイミング信号発生器。 ３ 前記比較器が分周器を有することを特徴とす
    る特許請求の範囲第２項記載の自己校正型クロツ
    ク及びタイミング信号発生器。
JP58153986A 1982-08-30 1983-08-23 自己校正型クロック及びタイミング信号発生器 Granted JPS5963822A (ja)

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