JPH0362272A - 表示メモリ装置 - Google Patents
表示メモリ装置Info
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- JPH0362272A JPH0362272A JP19838689A JP19838689A JPH0362272A JP H0362272 A JPH0362272 A JP H0362272A JP 19838689 A JP19838689 A JP 19838689A JP 19838689 A JP19838689 A JP 19838689A JP H0362272 A JPH0362272 A JP H0362272A
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- Japan
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- data
- display memory
- memory
- dram
- display
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、情報処理装置の表示メモリ装置に関する。
（従来の技゛術〉
従来、情報処理装置が持っている表示メモリ装置は、カ
ラー表示の場合１表示１ドツトあたり複数ビットの色情
報を持っている。この複数ビットの色情報を表示メモリ
に格納する際のデータ形式として、パックトピクセル型
またはプレーン型がある。この両方のデータ形式を比較
すると、パックトピクセル型は直線、曲線等の描画に有
利であり高速に処理できるのに対し、プレーン型はプレ
ーン間データ転送による色情報の交換、矩形エリアデー
タのコピー転送、あるいはソフトウェアから見たＸ−Ｙ
２次元アドレッシングが容易であるなどの点で有利であ
る。従来はいずれか一方のデータ形式に固定したハード
ウェアで表示メモリが構成されていた。
ラー表示の場合１表示１ドツトあたり複数ビットの色情
報を持っている。この複数ビットの色情報を表示メモリ
に格納する際のデータ形式として、パックトピクセル型
またはプレーン型がある。この両方のデータ形式を比較
すると、パックトピクセル型は直線、曲線等の描画に有
利であり高速に処理できるのに対し、プレーン型はプレ
ーン間データ転送による色情報の交換、矩形エリアデー
タのコピー転送、あるいはソフトウェアから見たＸ−Ｙ
２次元アドレッシングが容易であるなどの点で有利であ
る。従来はいずれか一方のデータ形式に固定したハード
ウェアで表示メモリが構成されていた。
（発明が牌決しようとする課題）
従来は、いずれか一方のデータ形式に固定したハードウ
ェアで表示メモリが構成されているため、一部の描画処
理については、その処理速度等のパフォーマンスが低ド
する等の問題があった。
ェアで表示メモリが構成されているため、一部の描画処
理については、その処理速度等のパフォーマンスが低ド
する等の問題があった。
この発明は上記事情に鑑みてなされたものであり、描画
処理の種類、性質に応じてバックピクセル型、ブレーン
型のいずれか一方のデータ形式を選択、切り換えてアク
セスを可能とすることにより、各種描画処理のパフォー
マンスを低下させることのない表示メモリ装置を提供す
ることを目的とする。
処理の種類、性質に応じてバックピクセル型、ブレーン
型のいずれか一方のデータ形式を選択、切り換えてアク
セスを可能とすることにより、各種描画処理のパフォー
マンスを低下させることのない表示メモリ装置を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明の表示メモリ装置は、表示メモリと、パックドピ
クセル型、プレーン型の両データ形式の間でアドレスの
整合がとれるようにメモリ入力アドレスを変換し表示メ
モリへ出力するセレクタと、上記表示メモリとＣＰＵあ
るいは描画処理用ＬＳＩの間にあってピクセルモード時
に有効となる双方向データバッファと、ブレーンモード
時に有効となる双方向データバッフファと、上記各デー
タバッファならびにセレクタをモードに従いコントロー
ルし、表示メモリの任意のメモリブロックを書込み禁止
状態に設定するメモリアクセス制御回路で構成される。
クセル型、プレーン型の両データ形式の間でアドレスの
整合がとれるようにメモリ入力アドレスを変換し表示メ
モリへ出力するセレクタと、上記表示メモリとＣＰＵあ
るいは描画処理用ＬＳＩの間にあってピクセルモード時
に有効となる双方向データバッファと、ブレーンモード
時に有効となる双方向データバッフファと、上記各デー
タバッファならびにセレクタをモードに従いコントロー
ルし、表示メモリの任意のメモリブロックを書込み禁止
状態に設定するメモリアクセス制御回路で構成される。
（作 用）
本発明は、ｌ−１意のデータビットを書き込み禁止にす
ることが可能なメモリブロックと、パックドピクセル型
、プレーン型の両データ型式の間でアドレスの整合がと
れるようにメモリ入力アドレスを変換するためのセレク
タと、アクセスするデータ形式に応じて有効になるデー
タバッファを設けることにより、パックドピクセル型、
プレーン型のいずれのデータ形式を選択してメモリアク
セスを実行する。このことにより、特定の描画処理に対
して、処理速度等のパフォーマンスを低下させることが
ない等の効巣がある。
ることが可能なメモリブロックと、パックドピクセル型
、プレーン型の両データ型式の間でアドレスの整合がと
れるようにメモリ入力アドレスを変換するためのセレク
タと、アクセスするデータ形式に応じて有効になるデー
タバッファを設けることにより、パックドピクセル型、
プレーン型のいずれのデータ形式を選択してメモリアク
セスを実行する。このことにより、特定の描画処理に対
して、処理速度等のパフォーマンスを低下させることが
ない等の効巣がある。
（実施例）
以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明を実施した場合の表示メモリのデ
ータ格納形態を示す図である。
する。第１図は本発明を実施した場合の表示メモリのデ
ータ格納形態を示す図である。
図において、符号１はデータ形式を示す図であり、パッ
クドピクセル型カラー表示データのデータ格納形態例で
ある。符号２は表示メモリであり、パックドピクセル型
の場合の２次元メモリイメージの一例である。符号３は
データ形式を示す図であり、ブレーン型カラー表示デー
タのデータ格納形態例である。符号４は表示メモリであ
り、プレーン型の場合の２次元メモリイメージの一例で
ある。
クドピクセル型カラー表示データのデータ格納形態例で
ある。符号２は表示メモリであり、パックドピクセル型
の場合の２次元メモリイメージの一例である。符号３は
データ形式を示す図であり、ブレーン型カラー表示デー
タのデータ格納形態例である。符号４は表示メモリであ
り、プレーン型の場合の２次元メモリイメージの一例で
ある。
ＴＳ２図は本発明の実施例を示すブロック図である。図
において、符号５〜１２はＤＲＡＭであり、ライトパー
ビット機能を持つ２５６ＫＸ４ビツトのデュアルポート
メモリである。符号１３はセレクタであり、表示メモリ
アクセス時のデータ形式等に応じてアドレスを出力する
。符号１４は双方向バッファであり、表示メモリに対し
パックドピクセル型のデータの授受を行う。符号１５は
双方向バッファであり、表示メモリに対しＲブレーンの
データの授受を行う。符号１６は双方向バッファであり
、表示メモリに対しＣ′プレーンのデータの授受を行う
。符号１７は双方向バッファであり表示メモリに対し、
Ｂブレーンのデータの授受を行う。ｎ号１８は双方向バ
ッファであり１表示メモリに対しｌブレーンのデータの
授受を行う。符号１９はバッファであり、Ｒブレーンの
ＤＲＡＭのデータビットに“Ｌｏを出力する。符号２０
はバッファであり、ＣブレーンのＤＲＡＭのデータに“
Ｌｏを出力する。符号２１はバッファであり。
において、符号５〜１２はＤＲＡＭであり、ライトパー
ビット機能を持つ２５６ＫＸ４ビツトのデュアルポート
メモリである。符号１３はセレクタであり、表示メモリ
アクセス時のデータ形式等に応じてアドレスを出力する
。符号１４は双方向バッファであり、表示メモリに対し
パックドピクセル型のデータの授受を行う。符号１５は
双方向バッファであり、表示メモリに対しＲブレーンの
データの授受を行う。符号１６は双方向バッファであり
、表示メモリに対しＣ′プレーンのデータの授受を行う
。符号１７は双方向バッファであり表示メモリに対し、
Ｂブレーンのデータの授受を行う。ｎ号１８は双方向バ
ッファであり１表示メモリに対しｌブレーンのデータの
授受を行う。符号１９はバッファであり、Ｒブレーンの
ＤＲＡＭのデータビットに“Ｌｏを出力する。符号２０
はバッファであり、ＣブレーンのＤＲＡＭのデータに“
Ｌｏを出力する。符号２１はバッファであり。
ＢブレーンのＤＲＡＭのデータビットに“Ｌｌを出力す
る。符号２２はバッファであり、ｌブレーンのＤＲＡＭ
のデータビット“Ｌｏを出力する。
る。符号２２はバッファであり、ｌブレーンのＤＲＡＭ
のデータビット“Ｌｏを出力する。
符号２３はＤＲＡＭ制御部であり２表示メモリの各部に
制御信号を出力する。
制御信号を出力する。
以下、図面を使用して本発明実施例の動作について詳細
に説明する。第１図は、第２図に示す例を実施した場合
の表示メモリのデータ格納形！！例を示す図である。第
１図の例において、表示メモリはカラー構成であり、い
ずれも横１０２４ドツ）、 ＠Ｘ２０４８ドツトの２次
元の表示イメージを持っている。１〜２は、パックドピ
クセル型のメモリ構成例、３〜４は、ブレーン型メモリ
構成例を示している。１では、１ドツトすなわす１ピク
セルがＲ，Ｇ、Ｂ、１の４ビツトで構成されておりこの
データ構造を持つ表示メモリは２のようになる。２では
、メモリとして横４０９６ビツト。
に説明する。第１図は、第２図に示す例を実施した場合
の表示メモリのデータ格納形！！例を示す図である。第
１図の例において、表示メモリはカラー構成であり、い
ずれも横１０２４ドツ）、 ＠Ｘ２０４８ドツトの２次
元の表示イメージを持っている。１〜２は、パックドピ
クセル型のメモリ構成例、３〜４は、ブレーン型メモリ
構成例を示している。１では、１ドツトすなわす１ピク
セルがＲ，Ｇ、Ｂ、１の４ビツトで構成されておりこの
データ構造を持つ表示メモリは２のようになる。２では
、メモリとして横４０９６ビツト。
縦２０４８ビツト、領域ＩＭＢの構成となっている。３
では、１バイト中が１プレーンメモリ上の８ビツトで構
成されており、このデータ構造を持つ表示メモリは４の
ようになる。４では、メモリとして横１０２４ビツト、
縦２０４８ビツト、領域２５６ＫＢの構成であるメモリ
プレーンが、ＲｌＧ、Ｂ、１の４プレーンあることを示
している。
では、１バイト中が１プレーンメモリ上の８ビツトで構
成されており、このデータ構造を持つ表示メモリは４の
ようになる。４では、メモリとして横１０２４ビツト、
縦２０４８ビツト、領域２５６ＫＢの構成であるメモリ
プレーンが、ＲｌＧ、Ｂ、１の４プレーンあることを示
している。
第２図に本発明の一実施例を示す。５〜１２は、カラー
表示データを格納するためのメモリチップであり、ここ
では例として２５６ＫＸ４ビ・ノドのデュアルポートの
ダイナミックＲＡＭ （以下デュアルポートＤＲＡＭ、
または単にＤＲＡＭという）を用いている。１３はパッ
クドピクセル型データ形式でのメモリアクセス（以下ピ
クセルモード）と、プレーン型データ形式でのメモリア
クセス（以下プレーンモード）と、ロウアドレスタイミ
ングと、カラムアドレスタイミングとに応じてメモリア
ドレスＡ （１９−００）をマルチプレクスし、ＤＲＡ
Ｍへ出力するためのセレクタである。
表示データを格納するためのメモリチップであり、ここ
では例として２５６ＫＸ４ビ・ノドのデュアルポートの
ダイナミックＲＡＭ （以下デュアルポートＤＲＡＭ、
または単にＤＲＡＭという）を用いている。１３はパッ
クドピクセル型データ形式でのメモリアクセス（以下ピ
クセルモード）と、プレーン型データ形式でのメモリア
クセス（以下プレーンモード）と、ロウアドレスタイミ
ングと、カラムアドレスタイミングとに応じてメモリア
ドレスＡ （１９−００）をマルチプレクスし、ＤＲＡ
Ｍへ出力するためのセレクタである。
１４〜１８は、ＣＰＵやグラフィクス用ＬＳＩ等と１表
示メモリとの間で８ビツトデータの授受を行うための双
方向バッファである。双方向バッファ１４は、ピクセル
モードによる表示メモリアクセス時に有効となる。双方
向バッファ１５〜１８は、それぞれプレーンモードによ
るＲ、Ｇ、Ｂ。
示メモリとの間で８ビツトデータの授受を行うための双
方向バッファである。双方向バッファ１４は、ピクセル
モードによる表示メモリアクセス時に有効となる。双方
向バッファ１５〜１８は、それぞれプレーンモードによ
るＲ、Ｇ、Ｂ。
Ｉプレーンメモリアクセス時に有効となる。プレーンモ
ードでどのプレーンをアクセスしているかは、アドレス
Ａ１９．Ａ１８をデコードすることにより判別できるの
で、これによって１５〜１８のいずれか１つの双方向バ
ッファが有効になる。
ードでどのプレーンをアクセスしているかは、アドレス
Ａ１９．Ａ１８をデコードすることにより判別できるの
で、これによって１５〜１８のいずれか１つの双方向バ
ッファが有効になる。
１９〜２２は、適当なタイミングで８ビツトのデータ“
０”をＤＲＡＭへ出力するためのバッファである。プレ
ーンモードで表示メモリに書き込みする１１．ＤＲＡＭ
５〜１２のすべてを有効にする必要があるが、各ＤＲＡ
ＭにはＲ，Ｇ、Ｂ、１の各プレーンのデータが各データ
ビットごとに格納されているため、目的とするプレーン
のビットは書き込み禁止にする必要がある。第２図の例
では。
０”をＤＲＡＭへ出力するためのバッファである。プレ
ーンモードで表示メモリに書き込みする１１．ＤＲＡＭ
５〜１２のすべてを有効にする必要があるが、各ＤＲＡ
ＭにはＲ，Ｇ、Ｂ、１の各プレーンのデータが各データ
ビットごとに格納されているため、目的とするプレーン
のビットは書き込み禁止にする必要がある。第２図の例
では。
メモリデュアルポートＤＲＡＭを使用しているため、こ
のＤＲＡＭのライトパービット機能を利用し、バッファ
１９〜２２を併用することにより。
のＤＲＡＭのライトパービット機能を利用し、バッファ
１９〜２２を併用することにより。
目的とするプレーンのみ書き込むことを可能にしている
。２３は、ＤＲＡＭ制御部であり。
。２３は、ＤＲＡＭ制御部であり。
ＤＲＡＭ５〜１２．セレクタ１３．双方向バッファ１４
〜１８．バッファ１９〜２２を制御する回路部である。
〜１８．バッファ１９〜２２を制御する回路部である。
次に動作について説明する。
ＣＰＵ、 グラフィックスＬＳＩ等から表示メモリに対
しピクセルモードでアクセスする時は、まずセレクタ１
３において、ＤＲＡＭのロウアドレスタイミング特には
アドレスＡ（１９−１１）を、カラムアドレスタイミン
グ時にはアドレスＡ（１０−０２）を、時分割にマル宇
ブレクスしてＤＲＡＭへ出力する。次にＤＲＡＭ制御部
２３において、アドレスＡＯＩ、ＡＯＯをデコードした
結果に応じてＥＯ〜Ｅ３のいずれか１つからＤＲＡＭに
対し各種制御信号が出力される。これにより、ＤＲＡＭ
制御部、７〜８，９〜１０゜１１〜１２のいずれか１組
が有効となる。そして双方向バッファ・１４を有効にす
ることにより、８ビツトのピクセル型データの授受を行
う。
しピクセルモードでアクセスする時は、まずセレクタ１
３において、ＤＲＡＭのロウアドレスタイミング特には
アドレスＡ（１９−１１）を、カラムアドレスタイミン
グ時にはアドレスＡ（１０−０２）を、時分割にマル宇
ブレクスしてＤＲＡＭへ出力する。次にＤＲＡＭ制御部
２３において、アドレスＡＯＩ、ＡＯＯをデコードした
結果に応じてＥＯ〜Ｅ３のいずれか１つからＤＲＡＭに
対し各種制御信号が出力される。これにより、ＤＲＡＭ
制御部、７〜８，９〜１０゜１１〜１２のいずれか１組
が有効となる。そして双方向バッファ・１４を有効にす
ることにより、８ビツトのピクセル型データの授受を行
う。
次に、ＣＰＵ、グラフィックスＬＳ Ｉ３から表示メモ
リに対しブレーンモードでアクセスする時は、まず、セ
レクタ１３において、ＤＲＡＭのロウアドレスタイミン
グ時にはアドレスＡ（１７−０９）を、カラムアドレス
タイミング時はアドレスＡ （０８−００）を１時分割
にマルチプレクスしてＤＲＡＭへ出力する。次にＤＲＡ
Ｍ＄１１ｅ部２３において、ＥＯ〜Ｅ３のすべてからＤ
ＲＡＭに対し各制御信号が出力される。これによりＤＲ
ＡＭ５〜１２のすべてが有効となる。ここで。
リに対しブレーンモードでアクセスする時は、まず、セ
レクタ１３において、ＤＲＡＭのロウアドレスタイミン
グ時にはアドレスＡ（１７−０９）を、カラムアドレス
タイミング時はアドレスＡ （０８−００）を１時分割
にマルチプレクスしてＤＲＡＭへ出力する。次にＤＲＡ
Ｍ＄１１ｅ部２３において、ＥＯ〜Ｅ３のすべてからＤ
ＲＡＭに対し各制御信号が出力される。これによりＤＲ
ＡＭ５〜１２のすべてが有効となる。ここで。
データの読み出し動作であった場合、目的プレーンのデ
ータ８ビツトを抽出するために、アドレスＡ１９．・Ａ
１８をデコードした結果に応じて双方向バッファ１５〜
１８のいずれか１つを有効にする。これにより、ＤＲＡ
Ｍ５〜１２から、目的とするプレーンの８ビツトデータ
の読み出しを行う。
ータ８ビツトを抽出するために、アドレスＡ１９．・Ａ
１８をデコードした結果に応じて双方向バッファ１５〜
１８のいずれか１つを有効にする。これにより、ＤＲＡ
Ｍ５〜１２から、目的とするプレーンの８ビツトデータ
の読み出しを行う。
次にデータの書き込み動作であった場合、仝ＤＲＡＭ５
〜１２が有効になっているため、目的プレーン以外のプ
レーンデータが格納されているビットは書き込み禁止に
する必要がある。ここではデュアルポートＤＲＡＭのラ
イトパービット機能を利用し、アドレスＡ１９．Ａ１８
をデコードした結集に応じてバッファ１９〜２２のいず
れか３つを適切なタイミングで有効にし、書き込みの目
的プレーン以外のデータビットを“Ｌ”にすることによ
って目的プレーンのみ書き込み可能となり、残りのプレ
ーンは書き込み’Ｊ？ Ｉトとなるためすでに格納され
ているデータが保護される。次に双方向バッファ１５〜
１８のいずれか１つを６効にし、ＤＲＡＭに対して目的
とするプレーンのデータビットに８ビツトデータを出力
することによって書き込みを行う。
〜１２が有効になっているため、目的プレーン以外のプ
レーンデータが格納されているビットは書き込み禁止に
する必要がある。ここではデュアルポートＤＲＡＭのラ
イトパービット機能を利用し、アドレスＡ１９．Ａ１８
をデコードした結集に応じてバッファ１９〜２２のいず
れか３つを適切なタイミングで有効にし、書き込みの目
的プレーン以外のデータビットを“Ｌ”にすることによ
って目的プレーンのみ書き込み可能となり、残りのプレ
ーンは書き込み’Ｊ？ Ｉトとなるためすでに格納され
ているデータが保護される。次に双方向バッファ１５〜
１８のいずれか１つを６効にし、ＤＲＡＭに対して目的
とするプレーンのデータビットに８ビツトデータを出力
することによって書き込みを行う。
〔発明の効果］
以上説明のように本発明によれば、描画処理の種類、性
質に応じてパックトピクセル型、プレーン型のいずれか
のデータ形式を選択切替えてのアクセスがｈＩ能となり
、特定の描画処理に対して。
質に応じてパックトピクセル型、プレーン型のいずれか
のデータ形式を選択切替えてのアクセスがｈＩ能となり
、特定の描画処理に対して。
処理速度等のパフォーマンスを低下させることがない等
の効果がある。
の効果がある。
第１図は本発明を火縄した場合の表示メモリのデータ格
納例を示す図、第２図は本発明の実施例を示すブロック
図である。 ５〜１２・・・ＤＲＡＭ、１３・・・セレクタ、１４〜
１８・・・双方向バッファ、１９〜２２・・・バッファ
、２３・・・ＤＲＡＭ制御部。
納例を示す図、第２図は本発明の実施例を示すブロック
図である。 ５〜１２・・・ＤＲＡＭ、１３・・・セレクタ、１４〜
１８・・・双方向バッファ、１９〜２２・・・バッファ
、２３・・・ＤＲＡＭ制御部。
Claims (1)
- 表示メモリと、パックトピクセル型、プレーン型の両デ
ータ形式の間でアドレスの整合がとれるようにメモリ入
力アドレスを変換し表示メモリへ出力するセレクタと、
上記表示メモリとＣＰＵあるいは描画処理用ＬＳＩの間
にあってピクセルモード時に有効となる双方向データバ
ッファと、プレーンモード時に有効となる双方向データ
バッフファと、上記各データバッファならびにセレクタ
をモードに従いコントロールし、表示メモリの任意のメ
モリブロックを書込み禁止状態に設定するメモリアクセ
ス制御回路とを具備することを特徴とする表示メモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838689A JPH0362272A (ja) | 1989-07-31 | 1989-07-31 | 表示メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19838689A JPH0362272A (ja) | 1989-07-31 | 1989-07-31 | 表示メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362272A true JPH0362272A (ja) | 1991-03-18 |
Family
ID=16390264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19838689A Pending JPH0362272A (ja) | 1989-07-31 | 1989-07-31 | 表示メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362272A (ja) |
-
1989
- 1989-07-31 JP JP19838689A patent/JPH0362272A/ja active Pending
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