JPH04293145A - デュアルポートメモリの割込み発生回路 - Google Patents
デュアルポートメモリの割込み発生回路Info
- Publication number
- JPH04293145A JPH04293145A JP5756491A JP5756491A JPH04293145A JP H04293145 A JPH04293145 A JP H04293145A JP 5756491 A JP5756491 A JP 5756491A JP 5756491 A JP5756491 A JP 5756491A JP H04293145 A JPH04293145 A JP H04293145A
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- Japan
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- Pending
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 29
- 230000003993 interaction Effects 0.000 claims abstract description 34
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はデュアルポートメモリの
割込み発生回路に関し，特にデュアルポートの両ポート
間の直接対話のための割込みを行なうことを可能とした
デュアルポートメモリの割込み発生回路に関する。
割込み発生回路に関し，特にデュアルポートの両ポート
間の直接対話のための割込みを行なうことを可能とした
デュアルポートメモリの割込み発生回路に関する。
【０００２】
【従来の技術】従来，この種のデュアルポートメモリの
両ポート間の直接対話のための割込み発生回路は，直接
対話のアドレスをデュアルポートメモリの共有メモリに
書き込まれたアドレスと比較し，アドレスが一致するか
または設定されたアドレス範囲内にあれば割込みを発生
し，直接対話のアドレスをハードウェア的に固定してい
た。
両ポート間の直接対話のための割込み発生回路は，直接
対話のアドレスをデュアルポートメモリの共有メモリに
書き込まれたアドレスと比較し，アドレスが一致するか
または設定されたアドレス範囲内にあれば割込みを発生
し，直接対話のアドレスをハードウェア的に固定してい
た。
【０００３】
【発明が解決しようとする課題】上述した従来のデュア
ルポートメモリの割込み発生回路は，直接対話のための
アドレスがハードウェア的に固定化されているため，自
由に変更もしくは追加が不可能であり，またデュアルポ
ートメモリをアクセスしているＣＰＵから直接対話のた
めのアドレスがどのようになっているかを確認すること
が不可能であるという欠点がある。
ルポートメモリの割込み発生回路は，直接対話のための
アドレスがハードウェア的に固定化されているため，自
由に変更もしくは追加が不可能であり，またデュアルポ
ートメモリをアクセスしているＣＰＵから直接対話のた
めのアドレスがどのようになっているかを確認すること
が不可能であるという欠点がある。
【０００４】本発明の目的は上述した欠点を除去し，自
由に変更もしくは追加が可能であり，デュアルポートメ
モリをアクセスしているＣＰＵから直接対話のためのア
ドレスの確認が可能なデュアルポートメモリの割込み発
生回路を提供することにある。
由に変更もしくは追加が可能であり，デュアルポートメ
モリをアクセスしているＣＰＵから直接対話のためのア
ドレスの確認が可能なデュアルポートメモリの割込み発
生回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の回路は，レフト
方向とライト方向のデュアルポートからリード／ライト
する共有メモリを有し，ＣＰＵの制御のもとにデュアル
ポートメモリの両ポート間の直接対話のための割込みを
発生するデュアルポートメモリの割込み発生回路におい
て，前記共有メモリと同一のアドレス空間を有し直接対
話を必要とするアドレスに対して直接対話を示すデータ
をレフト方向またはライト方向から書き込み保持する記
憶部と，デュアルポートメモリのデュアルポート間の前
記共有メモリもしくは前記記憶部に対するアクセスの調
停を行なうデュアルポート制御回路と，前記記憶部の保
持するデータにより直接対話のための割込みをデュアル
ポートのいずれかに対して発生する割込み発生回路と，
前記デュアルポート制御回路から前記共有メモリもしく
は記憶部の指定を受けて前記共有メモリもしくは記憶部
に対するデータのリード／ライトを制御するとともに前
記共有メモリに対してデータを書き込む際には前記記憶
部から直接対話を示すデータを読み出す制御を行なう記
憶部制御回路と，前記共有メモリにデータを書き込む際
に前記記憶部からの相互対話のためのデータと切り離す
データバッファとを備えて構成される。
方向とライト方向のデュアルポートからリード／ライト
する共有メモリを有し，ＣＰＵの制御のもとにデュアル
ポートメモリの両ポート間の直接対話のための割込みを
発生するデュアルポートメモリの割込み発生回路におい
て，前記共有メモリと同一のアドレス空間を有し直接対
話を必要とするアドレスに対して直接対話を示すデータ
をレフト方向またはライト方向から書き込み保持する記
憶部と，デュアルポートメモリのデュアルポート間の前
記共有メモリもしくは前記記憶部に対するアクセスの調
停を行なうデュアルポート制御回路と，前記記憶部の保
持するデータにより直接対話のための割込みをデュアル
ポートのいずれかに対して発生する割込み発生回路と，
前記デュアルポート制御回路から前記共有メモリもしく
は記憶部の指定を受けて前記共有メモリもしくは記憶部
に対するデータのリード／ライトを制御するとともに前
記共有メモリに対してデータを書き込む際には前記記憶
部から直接対話を示すデータを読み出す制御を行なう記
憶部制御回路と，前記共有メモリにデータを書き込む際
に前記記憶部からの相互対話のためのデータと切り離す
データバッファとを備えて構成される。
【実施例】次に，本発明について図面を参照して説明す
る。
る。
【０００６】図１は，本発明の一実施例の構成図である
。図１に示す実施例の構成は，レフト方向データバッフ
ァ１と，ライト方向データバッファ２と，レフト方向と
ライト方向の両ポートからリード／ライトする共有メモ
リ３と，レフト方向アドレスバッファ４と，ライト方向
アドレスバッファ５と，共有メモリ３と同一のアドレス
空間を有する記憶部６と，デュアルポートのいずれかの
ポートに対して割込みを発生する割込み発生回路７と，
共有メモリ３と記憶部６に対するデータのリード／ライ
トの制御と，共有メモリ３に対しデータを書込む際には
記憶部６から直接対話を示すデータを読み出す制御を行
なう記憶部制御回路８と，デュアルポートメモリの両ポ
ート間の共有メモリ３もしくは記憶部６に対するアクセ
スの調停を行なうデュアルポート制御回路９と，共有メ
モリ３と記憶部６とのデータバッファ１０とを備えて成
る。
。図１に示す実施例の構成は，レフト方向データバッフ
ァ１と，ライト方向データバッファ２と，レフト方向と
ライト方向の両ポートからリード／ライトする共有メモ
リ３と，レフト方向アドレスバッファ４と，ライト方向
アドレスバッファ５と，共有メモリ３と同一のアドレス
空間を有する記憶部６と，デュアルポートのいずれかの
ポートに対して割込みを発生する割込み発生回路７と，
共有メモリ３と記憶部６に対するデータのリード／ライ
トの制御と，共有メモリ３に対しデータを書込む際には
記憶部６から直接対話を示すデータを読み出す制御を行
なう記憶部制御回路８と，デュアルポートメモリの両ポ
ート間の共有メモリ３もしくは記憶部６に対するアクセ
スの調停を行なうデュアルポート制御回路９と，共有メ
モリ３と記憶部６とのデータバッファ１０とを備えて成
る。
【０００７】次に，本実施例の動作について説明する。
【０００８】共有メモリ３はデュアルポートメモリの共
有メモリであり，本共有メモリに対しレフト方向または
ライト方向の両ポートから，レフト方向データバッファ
１，ライト方向データバッファ２，レフト方向アドレス
バッファ４およびライト方向アドレスバッファ５を介し
てデータ，アドレスを供給しリード／ライトを実施する
。
有メモリであり，本共有メモリに対しレフト方向または
ライト方向の両ポートから，レフト方向データバッファ
１，ライト方向データバッファ２，レフト方向アドレス
バッファ４およびライト方向アドレスバッファ５を介し
てデータ，アドレスを供給しリード／ライトを実施する
。
【０００９】記憶部６は，ＲＡＭを使用し，共有メモリ
３と同一のアドレスサイズを有する。この記憶部６に相
互対話を必要とするアドレスに対し，相互対話を示すデ
ータをレフト方向またはライト方向から書き込む。
３と同一のアドレスサイズを有する。この記憶部６に相
互対話を必要とするアドレスに対し，相互対話を示すデ
ータをレフト方向またはライト方向から書き込む。
【００１０】記憶部制御回路８は，一方のポートより切
替信号のレフト方向切替信号もしくはライト方向切替信
号を受け，この切替え信号により記憶部６または共有メ
モリ３に対しデータの書込みまたは読出しを実施する制
御を行なう。また，共有メモリ３に対してデータを書き
込む際には，記憶部６より書き込むアドレスが相互対話
を必要としていることを示すデータを読み出す制御を行
なう。
替信号のレフト方向切替信号もしくはライト方向切替信
号を受け，この切替え信号により記憶部６または共有メ
モリ３に対しデータの書込みまたは読出しを実施する制
御を行なう。また，共有メモリ３に対してデータを書き
込む際には，記憶部６より書き込むアドレスが相互対話
を必要としていることを示すデータを読み出す制御を行
なう。
【００１１】共有メモリ３にデータを書き込んだ時，記
憶部６から読み出した相互対話を示すデータを割込み発
生回路７に送出する。
憶部６から読み出した相互対話を示すデータを割込み発
生回路７に送出する。
【００１２】割込み発生回路７は，記憶部６のデータに
よって相手のポートに対し割込みを発生する。
よって相手のポートに対し割込みを発生する。
【００１３】デュアルポート制御回路９は，デュアルポ
ートの両ポート間の共有メモリ３もしくは記憶部６に対
するアクセス調停を行なう。
ートの両ポート間の共有メモリ３もしくは記憶部６に対
するアクセス調停を行なう。
【００１４】データバッファ１０は，共有メモリ３に対
してデータを書き込む際，記憶部６から相互対話のため
のデータと切り離すためのバッファとして用いられる。
してデータを書き込む際，記憶部６から相互対話のため
のデータと切り離すためのバッファとして用いられる。
【００１５】このような構成により，外部から直接対話
を必要とするアドレスを任意に設定でき，かつ直接対話
を示すアドレスがどなっているかを知ることができる。
を必要とするアドレスを任意に設定でき，かつ直接対話
を示すアドレスがどなっているかを知ることができる。
【００１６】
【発明の効果】以上説明したように本発明は，デュアル
ポートメモリの両ポート間の直接対話のための割込み回
路において，共有メモリと同一アドレス空間を有する記
憶部を有し，デュアルポートメモリをアクセスするＣＰ
Ｕから直接対話を必要とするアドレスに対して直接対話
を示すデータを書き込んだり，読み出したりすることに
より，外部から直接対話を必要とするアドレスを任意に
設定でき，また直接対話を示すアドレスがどうなってい
るかをＣＰＵから知ることができる効果がある。
ポートメモリの両ポート間の直接対話のための割込み回
路において，共有メモリと同一アドレス空間を有する記
憶部を有し，デュアルポートメモリをアクセスするＣＰ
Ｕから直接対話を必要とするアドレスに対して直接対話
を示すデータを書き込んだり，読み出したりすることに
より，外部から直接対話を必要とするアドレスを任意に
設定でき，また直接対話を示すアドレスがどうなってい
るかをＣＰＵから知ることができる効果がある。
【図１】本発明の一実施例の構成図である。
１ レフト方向データバッファ
２ ライト方向データバッファ
３ 共有メモリ
４ レフト方向アドレスバッファ５ ライ
ト方向アドレスバッファ６ 記憶部 ７ 割込み発生回路 ８ 記憶部制御回路 ９ デュアルポート制御回路 １０ データバッファ
ト方向アドレスバッファ６ 記憶部 ７ 割込み発生回路 ８ 記憶部制御回路 ９ デュアルポート制御回路 １０ データバッファ
Claims (1)
- 【請求項１】 レフト方向とライト方向のデュアルポ
ートからリード／ライトする共有メモリを有し，ＣＰＵ
の制御のもとにデュアルポートメモリの両ポート間の直
接対話のための割込みを発生するデュアルポートメモリ
の割込み発生回路において，前記共有メモリと同一のア
ドレス空間を有し直接対話を必要とするアドレスに対し
て直接対話を示すデータをレフト方向またはライト方向
から書き込み保持する記憶部と，デュアルポートメモリ
のデュアルポート間の前記共有メモリもしくは前記記憶
部に対するアクセスの調停を行なうデュアルポート制御
回路と，前記記憶部の保持するデータにより直接対話の
ための割込みをデュアルポートのいずれかに対して発生
する割込み発生回路と，前記デュアルポート制御回路か
ら前記共有メモリもしくは記憶部の指定を受けて前記共
有メモリもしくは記憶部に対するデータのリード／ライ
トを制御するとともに前記共有メモリに対してデータを
書き込む際には前記記憶部から直接対話を示すデータを
読み出す制御を行なう記憶部制御回路と，前記共有メモ
リにデータを書き込む際に前記記憶部からの相互対話の
ためのデータと切り離すデータバッファとを備えて成る
ことを特徴とするデュアルポートメモリの割込み発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5756491A JPH04293145A (ja) | 1991-03-22 | 1991-03-22 | デュアルポートメモリの割込み発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5756491A JPH04293145A (ja) | 1991-03-22 | 1991-03-22 | デュアルポートメモリの割込み発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293145A true JPH04293145A (ja) | 1992-10-16 |
Family
ID=13059332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5756491A Pending JPH04293145A (ja) | 1991-03-22 | 1991-03-22 | デュアルポートメモリの割込み発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293145A (ja) |
-
1991
- 1991-03-22 JP JP5756491A patent/JPH04293145A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |