JPH0362278A - デッドロック検出装置 - Google Patents
デッドロック検出装置Info
- Publication number
- JPH0362278A JPH0362278A JP19882089A JP19882089A JPH0362278A JP H0362278 A JPH0362278 A JP H0362278A JP 19882089 A JP19882089 A JP 19882089A JP 19882089 A JP19882089 A JP 19882089A JP H0362278 A JPH0362278 A JP H0362278A
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- Japan
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- deadlock
- gate
- latch
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、自己同期型データフローマイクロプロセッ
サにおける過大並列処理時に発生するデッドロックを検
出するデッドロック検出装置に関する。
サにおける過大並列処理時に発生するデッドロックを検
出するデッドロック検出装置に関する。
〈従来の技術〉
従来の自己同期型データフローマイクロプロセッサは第
４図に示すよシな構成をしている。第４図において、ｌ
は処理機構付きメモリ装置、２は演算処理部、３はトー
クン分岐部、４はトークン待合せ部、５はプログラム記
憶部、６ ａ、 ６ ｂ、 ６ ｃはトークン合流部、
７はトークン緩衝部、８は外部トークン入力部であり、
演算処理部２から合流部６ｂ、分岐部３、緩衝部７、合
流部６ａ、プログラム記憶部５、待合せ部４、分岐部３
を経て演算処理部２に戻るサーキュラ−パイプラインが
形成されている。
４図に示すよシな構成をしている。第４図において、ｌ
は処理機構付きメモリ装置、２は演算処理部、３はトー
クン分岐部、４はトークン待合せ部、５はプログラム記
憶部、６ ａ、 ６ ｂ、 ６ ｃはトークン合流部、
７はトークン緩衝部、８は外部トークン入力部であり、
演算処理部２から合流部６ｂ、分岐部３、緩衝部７、合
流部６ａ、プログラム記憶部５、待合せ部４、分岐部３
を経て演算処理部２に戻るサーキュラ−パイプラインが
形成されている。
〈発明が解決しようとする課題〉
一般にデータフローマイクロプロセッサでは、サーキュ
ラ−パイプライン内のデータラッチ部すべてにトークン
が詰まるとトークンが前へ進まなくなってデッドロック
が発生する。しかしながら、第４図に示した上記従来の
データフローマイクロプロセッサの構成では、デッドロ
ックの発生を外部から知ることはまったくできないため
、従来はプログラムの適切な設定によってデッドロック
を回避するようにしていた。したがって、プログラムの
作成時にシミュレーションを十分実施し、デッドロック
が発生しないようにプログラムの凋整を行うことが必要
であり、プログラムの作成が非常に面倒であった。
ラ−パイプライン内のデータラッチ部すべてにトークン
が詰まるとトークンが前へ進まなくなってデッドロック
が発生する。しかしながら、第４図に示した上記従来の
データフローマイクロプロセッサの構成では、デッドロ
ックの発生を外部から知ることはまったくできないため
、従来はプログラムの適切な設定によってデッドロック
を回避するようにしていた。したがって、プログラムの
作成時にシミュレーションを十分実施し、デッドロック
が発生しないようにプログラムの凋整を行うことが必要
であり、プログラムの作成が非常に面倒であった。
そこで、本発明の目的は、自己同期型データフローマイ
クロプロセッサにおいて、デッドロックの発生を検出し
て外部に知らせることのできるデッドロック検出装置を
提供することである。
クロプロセッサにおいて、デッドロックの発生を検出し
て外部に知らせることのできるデッドロック検出装置を
提供することである。
く課題を解決するための手段〉
上記目的を達成するため、本発明のデッドロック検出装
置は、自己同期型データフローマイクロプロセッサにお
いて、サーキュラ−パイプライン上の各ユニットに設け
られたトークン用データラッチ部を、トークンをラッチ
しているときトークンラッチ信号を出力するように構成
し、上記トークンラッチ信号に基づいて、上記トークン
用データラッチ部のすべてがトークンラッチ信号を出力
しているときデッドロック検出信号を外部に出力する論
理回路を備えたことを特徴としている。
置は、自己同期型データフローマイクロプロセッサにお
いて、サーキュラ−パイプライン上の各ユニットに設け
られたトークン用データラッチ部を、トークンをラッチ
しているときトークンラッチ信号を出力するように構成
し、上記トークンラッチ信号に基づいて、上記トークン
用データラッチ部のすべてがトークンラッチ信号を出力
しているときデッドロック検出信号を外部に出力する論
理回路を備えたことを特徴としている。
く作用〉
サーキュラ−パイプライン上の全ユニットにおいて、ト
ークンをラッチしたデータラッチ部はトークンラッチ信
号を出力する。そして、サーキュラ−パイプライン上の
全部のデータラッチ部に空きがない状態になると、それ
らのデータラッチ部から出力されたトークンラッチ信号
に基づいて、論理回路はデッドロック検出信号を外部に
出力する。
ークンをラッチしたデータラッチ部はトークンラッチ信
号を出力する。そして、サーキュラ−パイプライン上の
全部のデータラッチ部に空きがない状態になると、それ
らのデータラッチ部から出力されたトークンラッチ信号
に基づいて、論理回路はデッドロック検出信号を外部に
出力する。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のデッドロック検出装置を備えた自己同
期型データフローマイクロプロセッサ（以下、プロセッ
サと言う。）の一実施例の概略構成図であり、このプロ
セッサには、第４図に示した従来例と同様に、演算処理
部１２からトークン合流部１６ｂ、）−クン分岐部１３
、Ｑバッファからなるトークン緩衝部１７、トークン合
流部１６ａ１プログラム記憶部１５、トークン待合せ部
１４、トークン分岐部１３を経て演算処理部１２に戻る
サーキュラ−パイプラインが構成されている。
期型データフローマイクロプロセッサ（以下、プロセッ
サと言う。）の一実施例の概略構成図であり、このプロ
セッサには、第４図に示した従来例と同様に、演算処理
部１２からトークン合流部１６ｂ、）−クン分岐部１３
、Ｑバッファからなるトークン緩衝部１７、トークン合
流部１６ａ１プログラム記憶部１５、トークン待合せ部
１４、トークン分岐部１３を経て演算処理部１２に戻る
サーキュラ−パイプラインが構成されている。
、上記サーキュラ−パイプライン上の各ユニットには、
たとえば第２．３図に例示する演算処理部１２とトーク
ン緩衝部１７の場合のように、それぞれアンドゲートＧ
ｌが設けられている。そして上記各ユニットに設けたト
ークン用データラッチ部Ｒは、トークンをラッチしてい
るときトークンラッチ信号Ｓｌを生成して、ユニット内
のアンドゲートＧｌの入力端子に出力する構成になって
いる。各アンドゲートＧｌの出力はサーキュラ−パイプ
ラインの外部に設けたアンドゲートＧ２に人力するよう
になっている。
たとえば第２．３図に例示する演算処理部１２とトーク
ン緩衝部１７の場合のように、それぞれアンドゲートＧ
ｌが設けられている。そして上記各ユニットに設けたト
ークン用データラッチ部Ｒは、トークンをラッチしてい
るときトークンラッチ信号Ｓｌを生成して、ユニット内
のアンドゲートＧｌの入力端子に出力する構成になって
いる。各アンドゲートＧｌの出力はサーキュラ−パイプ
ラインの外部に設けたアンドゲートＧ２に人力するよう
になっている。
上記構成において、たとえば第２図に示した演算処理部
１２において、内部に設けたすべてのトークン用データ
ラッチ部Ｒからトークンラッチ信号Ｓ１がアントゲ−）
Ｇｌに入力されると、上記アンドゲートＧｌは、この演
算処理部Ｉ２に空きがないことを表す信号Ｓ２をアンド
ゲートＧ２に出力する。
１２において、内部に設けたすべてのトークン用データ
ラッチ部Ｒからトークンラッチ信号Ｓ１がアントゲ−）
Ｇｌに入力されると、上記アンドゲートＧｌは、この演
算処理部Ｉ２に空きがないことを表す信号Ｓ２をアンド
ゲートＧ２に出力する。
上記サーキュラ−パイプライン上の他のユニットにおい
ても同様で、それぞれのトークン用データラッチ部Ｒが
すべてトークンラッチ信号ＳｔをアンドゲートＧｌに出
力すると、第１図に示すように、各ユニットのアンドゲ
ートＧｌから信号Ｓ２がアンドゲートＧ２に出力される
。アントゲ−）Ｇ２はサーキュラ−パイプライン上のす
べてのユニットから信号Ｓ２を受は取ると、プロセッサ
のデッドロックを検出したことを表すデッドロック検出
信号Ｓ３を外部に出力するのである。したがって、外部
からもデッドロックの発生を知ることができ、適切な対
応を迅速に行うことができる。
ても同様で、それぞれのトークン用データラッチ部Ｒが
すべてトークンラッチ信号ＳｔをアンドゲートＧｌに出
力すると、第１図に示すように、各ユニットのアンドゲ
ートＧｌから信号Ｓ２がアンドゲートＧ２に出力される
。アントゲ−）Ｇ２はサーキュラ−パイプライン上のす
べてのユニットから信号Ｓ２を受は取ると、プロセッサ
のデッドロックを検出したことを表すデッドロック検出
信号Ｓ３を外部に出力するのである。したがって、外部
からもデッドロックの発生を知ることができ、適切な対
応を迅速に行うことができる。
また、このようにデッドロックに対して適切な処理を迅
速に行うことができるので、従来のようにデッドロック
を発生させないようにシミュレーションを通じてのプロ
グラム凋整を行う必要がなくなり、プログラムの作成が
容易になる。
速に行うことができるので、従来のようにデッドロック
を発生させないようにシミュレーションを通じてのプロ
グラム凋整を行う必要がなくなり、プログラムの作成が
容易になる。
上記実施例は、サーキュラ−パイプライン上の各ユニッ
ト毎にアンドゲートＣｔを設け、このアンドゲートＧｌ
にデータラッチ部Ｒからのトークンラッチ信号Ｓｔを入
力して、各ユニット毎にデ−タラッチ部が空きがない状
態か否かを検出し、その後、すべてのユニットにつＣ）
て空きがない状態か否かを、アンドゲートＧｌの出力を
受けるアンドゲートＧ２で検出するという２段構成でデ
ッドロックを検出している。したがって、上記実施例で
は配線が短くなり、配線構造が簡単になる。
ト毎にアンドゲートＣｔを設け、このアンドゲートＧｌ
にデータラッチ部Ｒからのトークンラッチ信号Ｓｔを入
力して、各ユニット毎にデ−タラッチ部が空きがない状
態か否かを検出し、その後、すべてのユニットにつＣ）
て空きがない状態か否かを、アンドゲートＧｌの出力を
受けるアンドゲートＧ２で検出するという２段構成でデ
ッドロックを検出している。したがって、上記実施例で
は配線が短くなり、配線構造が簡単になる。
上記実施例ではアンドゲートの構成は２段にしたが、２
段に限らず任意の段数にしてもよい。
段に限らず任意の段数にしてもよい。
〈発明の効果〉
以上より明らかなように、本発明のデッドロック検出装
置においては、サーキュラ−バイブライン上にあるトー
クン用データラッチ部はトークンをラッチしている状態
にあるときトークンラッチ信号を出力し、上記データラ
ッチ部すべてからトークンラッチ信号が出力されたとき
、論理回路はデッドロック検出信号を外部に出力するよ
うになっている。したがって、本発明によれば、外部か
らもプロセッサのデッドロックの発生を知ることができ
、適切な対応を迅速に行うことができる。したがって、
外部からはデッドロックの発生を知り得なかった従来の
プロセッサの場合とは異なり、デッドロックの問題を考
慮することなくプログラムを作成することができるので
、プログラムの作成が容易になる。
置においては、サーキュラ−バイブライン上にあるトー
クン用データラッチ部はトークンをラッチしている状態
にあるときトークンラッチ信号を出力し、上記データラ
ッチ部すべてからトークンラッチ信号が出力されたとき
、論理回路はデッドロック検出信号を外部に出力するよ
うになっている。したがって、本発明によれば、外部か
らもプロセッサのデッドロックの発生を知ることができ
、適切な対応を迅速に行うことができる。したがって、
外部からはデッドロックの発生を知り得なかった従来の
プロセッサの場合とは異なり、デッドロックの問題を考
慮することなくプログラムを作成することができるので
、プログラムの作成が容易になる。
第１図は本発明のデッドロック検出装置を備えたプロセ
ッサの概略構成図、第２図は第１図に示した演算処理部
の概略構成図、第３図は第１図に示したトークン緩衝部
の概略構成図、第４図は従来のプロセッサの概略構成図
である。 １．１１・・・メモリ装置、２．１２・・・演算処理部
、３．１３・・・トークン分岐部、 ４．１４・・・トークン待ち合わせ部、５．１５・・・
プログラム記憶部、 ６ａ、６ｂ、６ｃ、１６ａ、１６ｂ−トークン合流部、
７．１７・・・トークン緩衝部、 Ｒ・・・トークン用データラッチ部、 Ｇｌ、Ｇ２・・・アンドゲート。 特 許 出 願 人 シャープ株式会社代 理 人 弁
理士 青 山 葆 はか１名第２厘 第３図 ＷＥ４図
ッサの概略構成図、第２図は第１図に示した演算処理部
の概略構成図、第３図は第１図に示したトークン緩衝部
の概略構成図、第４図は従来のプロセッサの概略構成図
である。 １．１１・・・メモリ装置、２．１２・・・演算処理部
、３．１３・・・トークン分岐部、 ４．１４・・・トークン待ち合わせ部、５．１５・・・
プログラム記憶部、 ６ａ、６ｂ、６ｃ、１６ａ、１６ｂ−トークン合流部、
７．１７・・・トークン緩衝部、 Ｒ・・・トークン用データラッチ部、 Ｇｌ、Ｇ２・・・アンドゲート。 特 許 出 願 人 シャープ株式会社代 理 人 弁
理士 青 山 葆 はか１名第２厘 第３図 ＷＥ４図
Claims (1)
- （１）自己同期型データフローマイクロプロセッサにお
いて、サーキュラーパイプライン上の各ユニットに設け
られたトークン用データラッチ部を、トークンをラッチ
しているときトークンラッチ信号を出力するように構成
し、上記トークンラッチ信号に基づいて、上記トークン
用データラッチ部のすべてがトークンラッチ信号を出力
しているときデッドロック検出信号を外部に出力する論
理回路を備えたデッドロック検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19882089A JPH0362278A (ja) | 1989-07-31 | 1989-07-31 | デッドロック検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19882089A JPH0362278A (ja) | 1989-07-31 | 1989-07-31 | デッドロック検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362278A true JPH0362278A (ja) | 1991-03-18 |
Family
ID=16397458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19882089A Pending JPH0362278A (ja) | 1989-07-31 | 1989-07-31 | デッドロック検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362278A (ja) |
-
1989
- 1989-07-31 JP JP19882089A patent/JPH0362278A/ja active Pending
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