JPS63150732A - プログラム走行監視装置 - Google Patents
プログラム走行監視装置Info
- Publication number
- JPS63150732A JPS63150732A JP61299356A JP29935686A JPS63150732A JP S63150732 A JPS63150732 A JP S63150732A JP 61299356 A JP61299356 A JP 61299356A JP 29935686 A JP29935686 A JP 29935686A JP S63150732 A JPS63150732 A JP S63150732A
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- JP
- Japan
- Prior art keywords
- flag
- instruction
- circuit
- program
- memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スタック領域に退避した内容がサブルーチン復帰アドレ
スか退避レジスタかを識別するフラグを記憶する回路を
設け、退避時に該フラグをセットし、スタック内容復旧
時にチェックすることにより暴走を検出する。
スか退避レジスタかを識別するフラグを記憶する回路を
設け、退避時に該フラグをセットし、スタック内容復旧
時にチェックすることにより暴走を検出する。
本発明は、スタック方式によりサブルーチンの復帰アド
レス退避及びレジスタ退避を行なうＣＰＵを搭載した処
理装置において、レジスタ退避後、レジスタ復旧を行な
わずにサブルーチン復帰を行なった場合に生じるプログ
ラムの暴走を検出可能にする、プログラム走行監視装置
に関する。
レス退避及びレジスタ退避を行なうＣＰＵを搭載した処
理装置において、レジスタ退避後、レジスタ復旧を行な
わずにサブルーチン復帰を行なった場合に生じるプログ
ラムの暴走を検出可能にする、プログラム走行監視装置
に関する。
上記のようなＣＰＵ搭載装置におけるプログラム暴走は
、そのソフトウェアのデバッグ過程でよく発生すること
であり、速やかに状況を把握して、暴走によるデータ破
壊を未然に防ぎまたデバッグ過程を削減することは重要
である。
、そのソフトウェアのデバッグ過程でよく発生すること
であり、速やかに状況を把握して、暴走によるデータ破
壊を未然に防ぎまたデバッグ過程を削減することは重要
である。
中央処理装置（ＣＰ Ｕ）には周知のように例えば１６
ビツトのインデックスレジスタ（Ｘ−Ｒｅｇ）、８ビツ
トのＡレジスタ、Ｂレジスタ（Ａ−Ｒｅｇ。
ビツトのインデックスレジスタ（Ｘ−Ｒｅｇ）、８ビツ
トのＡレジスタ、Ｂレジスタ（Ａ−Ｒｅｇ。
Ｂ−Ｒｅｇ）、および命令レジスタ（ＩＲ−Ｒｅｇ）な
どがある。Ｉ Ｒ−Ｒｅｇにはファンクション部とオペ
ランド部を持つ命令がセットされ、ファンクション部は
デコーダで当該命令はメモリ読取り命令か、書込み命令
か、・・・・・・などが解読される。オペランド部は演
算／アドレッシング用である。またＣＰＵはメモリを備
え、このメモリはプログラム領域、データ領域、スタッ
ク領域などを持つ。
どがある。Ｉ Ｒ−Ｒｅｇにはファンクション部とオペ
ランド部を持つ命令がセットされ、ファンクション部は
デコーダで当該命令はメモリ読取り命令か、書込み命令
か、・・・・・・などが解読される。オペランド部は演
算／アドレッシング用である。またＣＰＵはメモリを備
え、このメモリはプログラム領域、データ領域、スタッ
ク領域などを持つ。
スタックエリアにはレジスタの内容を退避し、またサブ
ルーチンをコールしたときの戻り番地を格納したりする
。
ルーチンをコールしたときの戻り番地を格納したりする
。
プログラムはメインルーチンからサブルーチンへとび、
またメインルーチンへ戻るなどの過程を経ながら実行さ
れて行くが、サブルーチンへとぶとき■Ｘ、Ａ、Ｂ・・
・・・・Ｒｅｇの内容をスタックエリアへ格納し、次に
■ジャンプ命令でサブルーチンへとび、■そのサブルー
チンを実行し、実行終了でその終了部にあるリターン命
令により、■再びメインルーチンへ戻り、スタックエリ
アに退避させてあったレジスタ内容を各々のレジスタへ
復帰させ、そのメインルーチンの次以降のステップを実
行して行く。今、上記■をアドレスｎ−１，■をアドレ
スｎとすると、リターン命令で戻るメインルーチンのア
ドレスはｎ＋１であるから、上記■の実行時にこのｆｉ
＋ｌをリターンアドレスとしてスタックエリアへ格納し
ておく。
またメインルーチンへ戻るなどの過程を経ながら実行さ
れて行くが、サブルーチンへとぶとき■Ｘ、Ａ、Ｂ・・
・・・・Ｒｅｇの内容をスタックエリアへ格納し、次に
■ジャンプ命令でサブルーチンへとび、■そのサブルー
チンを実行し、実行終了でその終了部にあるリターン命
令により、■再びメインルーチンへ戻り、スタックエリ
アに退避させてあったレジスタ内容を各々のレジスタへ
復帰させ、そのメインルーチンの次以降のステップを実
行して行く。今、上記■をアドレスｎ−１，■をアドレ
スｎとすると、リターン命令で戻るメインルーチンのア
ドレスはｎ＋１であるから、上記■の実行時にこのｆｉ
＋ｌをリターンアドレスとしてスタックエリアへ格納し
ておく。
スタックエリアに対してはそれをアクセスするアドレス
を示すポインタが設けられており、最初ポインタはＯで
あり、データ格納はＸ−Ｒｅｇ、Ａ。
を示すポインタが設けられており、最初ポインタはＯで
あり、データ格納はＸ−Ｒｅｇ、Ａ。
Ｂ −Ｒｅｇ ｓ リターンアドレスの順で行なわれた
とすると、このデータ格納の度にポインタは＋１され、
従ってＸ −Ｒｅｇの内容はアドレス１、Ａ、 Ｂ−
Ｒｅｇの内容はアドレス２、リターンアドレスはアドレ
ス３に格納される。リターン命令を実行するとき、該ポ
インタが示すスタックエリアのアドレスを読出し、これ
により上記ｎ＋１が得られ、これがプログラムカウンタ
にセットされ、メインルーチンのｎ＋１アドレス以降が
実行されることになる。ポインタは書込みの度に＋１、
読出しの度に−１されるので、リターンアドレスが読出
されると次はＡ、Ｂ−Ｒｅｇの内容が、その次にＸ−Ｒ
ｅｇの内容が読出され、各々のレジスタへ復帰させられ
る。
とすると、このデータ格納の度にポインタは＋１され、
従ってＸ −Ｒｅｇの内容はアドレス１、Ａ、 Ｂ−
Ｒｅｇの内容はアドレス２、リターンアドレスはアドレ
ス３に格納される。リターン命令を実行するとき、該ポ
インタが示すスタックエリアのアドレスを読出し、これ
により上記ｎ＋１が得られ、これがプログラムカウンタ
にセットされ、メインルーチンのｎ＋１アドレス以降が
実行されることになる。ポインタは書込みの度に＋１、
読出しの度に−１されるので、リターンアドレスが読出
されると次はＡ、Ｂ−Ｒｅｇの内容が、その次にＸ−Ｒ
ｅｇの内容が読出され、各々のレジスタへ復帰させられ
る。
スタックエリアへのレジスタ内容及びリターンアドレス
の退避が正常になされておれば、リターン命令の実行で
リターンアドレスが得られ、レジスタ内容の復旧などを
行なうことができるが、これが正常になされていないと
、例えば上記退避が全（なされていないとポインタは０
を指しており、リターン命令の実行でスタックエリアの
Ｏアドレスを読出してしまう。こ−には勿論リターンア
ドレスは入っておらず、メインルーチンへの正常な復帰
は行なわれなくて、プログラム暴走になっしまう。
の退避が正常になされておれば、リターン命令の実行で
リターンアドレスが得られ、レジスタ内容の復旧などを
行なうことができるが、これが正常になされていないと
、例えば上記退避が全（なされていないとポインタは０
を指しており、リターン命令の実行でスタックエリアの
Ｏアドレスを読出してしまう。こ−には勿論リターンア
ドレスは入っておらず、メインルーチンへの正常な復帰
は行なわれなくて、プログラム暴走になっしまう。
またサブルーチンの中でレジスタ退避を行なうことがあ
るが、メインルーチンへ戻る前にレジスタ復旧を行なっ
ておかないとポインタはリターンアドレスを格納してい
るスタックエリアのアドレスを指していないことになる
。このような場合もプログラム暴走になる。
るが、メインルーチンへ戻る前にレジスタ復旧を行なっ
ておかないとポインタはリターンアドレスを格納してい
るスタックエリアのアドレスを指していないことになる
。このような場合もプログラム暴走になる。
従来のプログラム暴走検出方式としては、インバリッド
アドレスの検出によりこれを行なうものや、一定時間内
にあるアドレスをアクセスしなければアラームを出すも
のなどがある。即ちメモリのプログラム領域、データ領
域、などは所定のスタートアドレス、エンドアドレスの
間にあるからこれらでチェックし、読出したリターンア
ドレスがプログラム領域内になければ異常（インバリッ
ドアドレス）と判断する、これが前者の方式である。後
者は、メモリのある領域をカウンタに使い、クロックで
これを逐次＋１し、ＣＰＵはこれを定期的にクリアし、
リターンアドレスが異常でプログラム暴走が生じると上
記クリアが行なわれず、カウンタがオーバフローし、こ
のオーバフローでアラームを発生するという方式（ウオ
ッチドタイマ又はタイマオーバフローカウンタ方式）で
ある。
アドレスの検出によりこれを行なうものや、一定時間内
にあるアドレスをアクセスしなければアラームを出すも
のなどがある。即ちメモリのプログラム領域、データ領
域、などは所定のスタートアドレス、エンドアドレスの
間にあるからこれらでチェックし、読出したリターンア
ドレスがプログラム領域内になければ異常（インバリッ
ドアドレス）と判断する、これが前者の方式である。後
者は、メモリのある領域をカウンタに使い、クロックで
これを逐次＋１し、ＣＰＵはこれを定期的にクリアし、
リターンアドレスが異常でプログラム暴走が生じると上
記クリアが行なわれず、カウンタがオーバフローし、こ
のオーバフローでアラームを発生するという方式（ウオ
ッチドタイマ又はタイマオーバフローカウンタ方式）で
ある。
しかし、これらの従来方式では、レジスタの復旧忘れ等
によるスタックレベルのずれにより退避レジスタの内容
がサブルーチン復帰アドレスとなった場合に、その復帰
アドレスが正規プログラムのアドレス範囲内にあると異
常を検出できない欠点がある。
によるスタックレベルのずれにより退避レジスタの内容
がサブルーチン復帰アドレスとなった場合に、その復帰
アドレスが正規プログラムのアドレス範囲内にあると異
常を検出できない欠点がある。
本発明はか＼る点を改善し、スタックポインタのずれに
よるプログラム暴走も確実に検出できる方式を提供しよ
うとするものである。
よるプログラム暴走も確実に検出できる方式を提供しよ
うとするものである。
Ｃ問題点を解決するための手段〕
本発明は、スタック方式によりサブルーチンの復帰アド
レス退避及びレジスタ退避を行なう中央処理装置（ＣＰ
Ｕ）を搭載した処理装置において、命令デコード回路
と、スタック領域に退避した内容がサブルーチン復帰ア
ドレスかレジスタ内容かを識別するフラグを発生する回
路（ＳＣＩ、５Ｃ３）および該フラグを書込まれるメモ
リ （Ｍ４）と、該メモリの識別フラグを読出す回路（
ＦＲ）及び読出されたフラグをチェックする回路（Ｆ
Ｃ’）を備え、命令デコード回路でのデコード結果がリ
ターン命令で該フラグチェック回路（ＦＣ）のチェック
結果がサブルーチン復帰アドレスでないことを示すとき
アラームを発生するようにしてなることを特徴とするも
である。
レス退避及びレジスタ退避を行なう中央処理装置（ＣＰ
Ｕ）を搭載した処理装置において、命令デコード回路
と、スタック領域に退避した内容がサブルーチン復帰ア
ドレスかレジスタ内容かを識別するフラグを発生する回
路（ＳＣＩ、５Ｃ３）および該フラグを書込まれるメモ
リ （Ｍ４）と、該メモリの識別フラグを読出す回路（
ＦＲ）及び読出されたフラグをチェックする回路（Ｆ
Ｃ’）を備え、命令デコード回路でのデコード結果がリ
ターン命令で該フラグチェック回路（ＦＣ）のチェック
結果がサブルーチン復帰アドレスでないことを示すとき
アラームを発生するようにしてなることを特徴とするも
である。
この方式によれば、スタックずれによるプログラムの暴
走を検出することができ、これを従来のプログラム走行
監視装置と組合せることにより、より完全なプログラム
走行監視を行なうことができ、プログラム暴走によるプ
ログラム又はデータの破壊を未然に防ぐことができる。
走を検出することができ、これを従来のプログラム走行
監視装置と組合せることにより、より完全なプログラム
走行監視を行なうことができ、プログラム暴走によるプ
ログラム又はデータの破壊を未然に防ぐことができる。
第１図に本発明の実施例を示す。中央処理装置ＣＰＵは
アドレスバスＡＢ及びデータバスＤＢを介してプログラ
ムメモリＭ ＋ 、データメモリＭ ３ 。
アドレスバスＡＢ及びデータバスＤＢを介してプログラ
ムメモリＭ ＋ 、データメモリＭ ３ 。
およびスタックメモリＭ３と接続されており、プログラ
ムメモリＭ１から順次命令を取出して実行し、データメ
モリＭ２及びスタックメモリＭ３に対して読出し又は書
込みを行なう。これらのメモ’Ｊ Ｍ ＋〜Ｍ３および
フラグメモリＭ４は一般には別々のメモリではなく、１
つのメモリの各領域である。命令デコード回路ＤＥＣは
ＣＰＵからの命令フェッチ信号ＳＩによりデータバスＤ
Ｂａより命令を受取り、解読し、レジスタ退避を行なう
命令のとき信号線１＋をアクティブにし、ＣＰＵがスタ
ックメモリＭ３に退避レジスタの内容を書くと同時に゛
Ｏ゛設定回路ＳＣ＋及び有効フラグ設定回路ＳＣ２によ
り、フラグメモリＭ４の、スタックメモリＭ３に対応し
たアドレスに識別フラグ“０゛を書込みかつ有効フラグ
をセットする。またサブルーチン復帰アドレス退避を行
なう命令のとき信号線ｊ２２をアクティブにし、ＣＰＵ
がスタックメモリＭ３にサブルーチン復帰アドレスを書
くと同時に°１°設定回路ＳＣＩ及び有効フラグ設定回
路ＳＣ２によりフラグメモリＭ４の、スタックメモリＭ
３に対応したアドレスに識別フラグ°１゛を書込みかつ
有効フラグをセットする。部ちスタックメモリにレジス
タの内容を書込むときはフラグメモリに゛０゛フラグを
書込み、スタックメモリにリターンアドレスを書込とき
はフラグメモリに“１゛フラグを書込み、そしてこれら
の書込みを行なうとその識別フラグに有効フラグを立て
ておく。
ムメモリＭ１から順次命令を取出して実行し、データメ
モリＭ２及びスタックメモリＭ３に対して読出し又は書
込みを行なう。これらのメモ’Ｊ Ｍ ＋〜Ｍ３および
フラグメモリＭ４は一般には別々のメモリではなく、１
つのメモリの各領域である。命令デコード回路ＤＥＣは
ＣＰＵからの命令フェッチ信号ＳＩによりデータバスＤ
Ｂａより命令を受取り、解読し、レジスタ退避を行なう
命令のとき信号線１＋をアクティブにし、ＣＰＵがスタ
ックメモリＭ３に退避レジスタの内容を書くと同時に゛
Ｏ゛設定回路ＳＣ＋及び有効フラグ設定回路ＳＣ２によ
り、フラグメモリＭ４の、スタックメモリＭ３に対応し
たアドレスに識別フラグ“０゛を書込みかつ有効フラグ
をセットする。またサブルーチン復帰アドレス退避を行
なう命令のとき信号線ｊ２２をアクティブにし、ＣＰＵ
がスタックメモリＭ３にサブルーチン復帰アドレスを書
くと同時に°１°設定回路ＳＣＩ及び有効フラグ設定回
路ＳＣ２によりフラグメモリＭ４の、スタックメモリＭ
３に対応したアドレスに識別フラグ°１゛を書込みかつ
有効フラグをセットする。部ちスタックメモリにレジス
タの内容を書込むときはフラグメモリに゛０゛フラグを
書込み、スタックメモリにリターンアドレスを書込とき
はフラグメモリに“１゛フラグを書込み、そしてこれら
の書込みを行なうとその識別フラグに有効フラグを立て
ておく。
そして命令デコード回路ＤＥＣはＣＰＵがスタック退避
レジスタ復旧命令またはサブルーチン復帰命令を実行す
るのを監視し、この命令が発生したとき信号線１３をア
クティブにし、ＣＰＵがスタックメモリＭ３から退避レ
ジスタ値または復（Ｍアドレスを読出すと同時に、フラ
グ読出し回路ＦＲにより、フラグメモリＭ４のスタック
メモリＭ３に対応したアドレスの識別フラグ及び有効フ
ラグを読出し、フラグチェ７り回路ＦＣへ送る。また命
令デコード回路ＤＥＣは命令解読結果がサブルーチン復
帰命令であるとタイミングパルス発生器ＴＰ’Ｇを介し
てフラグチェック回路ＦＣにパルスを送り、フラグチェ
ックを行なわせる。該回路ＦＣは有効フラグがセットさ
れている状態で識別フラグを判別し、内容が発生した命
令と対応がとれているか否か本例では“１゛であるか否
かチェックする。対応がとれている（′１゛であれば）
ときは有効フラグをリセットし、対応がとれていない（
“０゛である）ときはプログラム暴走と判断し、信号線
１４をアクティブにしてアラームを発生させる。また読
出された有効フラグがリセットされている場合も、アラ
ームを発生させる。
レジスタ復旧命令またはサブルーチン復帰命令を実行す
るのを監視し、この命令が発生したとき信号線１３をア
クティブにし、ＣＰＵがスタックメモリＭ３から退避レ
ジスタ値または復（Ｍアドレスを読出すと同時に、フラ
グ読出し回路ＦＲにより、フラグメモリＭ４のスタック
メモリＭ３に対応したアドレスの識別フラグ及び有効フ
ラグを読出し、フラグチェ７り回路ＦＣへ送る。また命
令デコード回路ＤＥＣは命令解読結果がサブルーチン復
帰命令であるとタイミングパルス発生器ＴＰ’Ｇを介し
てフラグチェック回路ＦＣにパルスを送り、フラグチェ
ックを行なわせる。該回路ＦＣは有効フラグがセットさ
れている状態で識別フラグを判別し、内容が発生した命
令と対応がとれているか否か本例では“１゛であるか否
かチェックする。対応がとれている（′１゛であれば）
ときは有効フラグをリセットし、対応がとれていない（
“０゛である）ときはプログラム暴走と判断し、信号線
１４をアクティブにしてアラームを発生させる。また読
出された有効フラグがリセットされている場合も、アラ
ームを発生させる。
第２図は上記動作の説明図である。メインルーチンＭＡ
ＩＮがサブルーチンＳＵＢへのジャンプ部に入ると先ず
レジスタ退避が行なわれ、本例ではこれはＸ、Ａ、Ｂ各
しジスタの順で行なわれる。スタックポインタは最初０
を指していたとするとＸ。
ＩＮがサブルーチンＳＵＢへのジャンプ部に入ると先ず
レジスタ退避が行なわれ、本例ではこれはＸ、Ａ、Ｂ各
しジスタの順で行なわれる。スタックポインタは最初０
を指していたとするとＸ。
Ａ、Ｂ各しジスタの内容はスタックメモリＭ３のアドレ
ス１．２．３へ順次格納される（こ＼では各レジスタ共
２バイトとする）。このとき命令デコード回路で命令の
デコードが行なわれ、命令はレジスタ退避（ストアＳＴ
）であるから“０゛設定路が起動してフラグメモリＭ４
の同じアドレス１． ２． ３に順次０が書込まれる。
ス１．２．３へ順次格納される（こ＼では各レジスタ共
２バイトとする）。このとき命令デコード回路で命令の
デコードが行なわれ、命令はレジスタ退避（ストアＳＴ
）であるから“０゛設定路が起動してフラグメモリＭ４
の同じアドレス１． ２． ３に順次０が書込まれる。
なお有効フラグも書込まれるがこ＼では図示していない
。
。
次はサブルーチンへのジャンプ命令Ｊ、ＳＵＢが発行さ
れ、サブルーチンへとぶが、Ｊ、ＳＵＢをデコードする
と命令デコード回路は“１′段設定路を駆動し、フラグ
メモリＭ４のアドレス４には“１゛が書込まれる。また
リターンアドレスｎ＋１をハードウェアが発生し、これ
がスタックメモリＭ３のアドレス４に書込まれる。
れ、サブルーチンへとぶが、Ｊ、ＳＵＢをデコードする
と命令デコード回路は“１′段設定路を駆動し、フラグ
メモリＭ４のアドレス４には“１゛が書込まれる。また
リターンアドレスｎ＋１をハードウェアが発生し、これ
がスタックメモリＭ３のアドレス４に書込まれる。
サブルーチンが実行されるとこ−にもレジスタ退避命令
ＳＴＸが入っていることがあり、これがあるとＭ３のア
ドレス５にＸレジスタの内容が退避され、Ｍ４の同じア
ドレスにＯが書込まれる。
ＳＴＸが入っていることがあり、これがあるとＭ３のア
ドレス５にＸレジスタの内容が退避され、Ｍ４の同じア
ドレスにＯが書込まれる。
正常なら、同じサブルーチン内でレジスタ復旧命令ＬＳ
ＴＸが入っており、これが実行されるとＭ３のアドレス
５が読出されてそれがレジヌクＸへロードされ、Ｍ３．
Ｍ４のポインタ共−１されて今度はアドレス４を指して
いる。
ＴＸが入っており、これが実行されるとＭ３のアドレス
５が読出されてそれがレジヌクＸへロードされ、Ｍ３．
Ｍ４のポインタ共−１されて今度はアドレス４を指して
いる。
サブルーチンの床部にはリターン命令ＲＴが入っており
、これが実行されるとメモリＭ３のアドレス４が読出さ
れ、リターンアドレスｎ＋１が取出される。このときメ
モリＭ４のアドレス４も読出され、フラグｌが取出され
る。また命令デコード回路では命令のデコードを行ない
、リターン命令であると本例では°１゛設定回路を起動
し、“１゛を出力させる。この１と上記フラグ１とは排
他オアがとられ、一致していると正常ＯＫの出力が出さ
れる。これらが不一致であれば異常であり、アラームが
出される。レジスタ復旧のときは本例では“０゛設定路
が駆動されて“０゛が出力され、またフラグメモリから
読出されるフラグも正常なら°Ｏ“であり、排他オアの
結果は０、正常、である。
、これが実行されるとメモリＭ３のアドレス４が読出さ
れ、リターンアドレスｎ＋１が取出される。このときメ
モリＭ４のアドレス４も読出され、フラグｌが取出され
る。また命令デコード回路では命令のデコードを行ない
、リターン命令であると本例では°１゛設定回路を起動
し、“１゛を出力させる。この１と上記フラグ１とは排
他オアがとられ、一致していると正常ＯＫの出力が出さ
れる。これらが不一致であれば異常であり、アラームが
出される。レジスタ復旧のときは本例では“０゛設定路
が駆動されて“０゛が出力され、またフラグメモリから
読出されるフラグも正常なら°Ｏ“であり、排他オアの
結果は０、正常、である。
以上説明したように、本発明によれば、スタックずれに
よるプログラムの暴走を検出することができ、これを従
来のプログラム走行監視装置と組合せることにより、よ
り完全なプログラム走行監視を行なうことができ、プロ
グラム暴走によるプログラム又はデータの破壊を未然に
防ぐことができる。
よるプログラムの暴走を検出することができ、これを従
来のプログラム走行監視装置と組合せることにより、よ
り完全なプログラム走行監視を行なうことができ、プロ
グラム暴走によるプログラム又はデータの破壊を未然に
防ぐことができる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作説明図である。
１図の動作説明図である。
Claims (1)
- 【特許請求の範囲】 スタック方式によりサブルーチンの復帰アドレス退避及
びレジスタ退避を行なう中央処理装置（ＣＰＵ）を搭載
した処理装置において、 命令デコード回路と、 スタック領域に退避した内容がサブルーチン復帰アドレ
スかレジスタ内容かを識別するフラグを発生する回路（
ＳＣ＿１、ＳＣ＿３）および該フラグを書込まれるメモ
リ（Ｍ＿４）と、 該メモリの識別フラグを読出す回路（ＦＲ）及び読出さ
れたフラグをチェックする回路（ＦＣ）を備え、 命令デコード回路でのデコード結果がリターン命令で該
フラグチェック回路（ＦＣ）のチェック結果がサブルー
チン復帰アドレスでないことを示すときアラームを発生
するようにしてなることを特徴とするプログラム走行監
視装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299356A JPS63150732A (ja) | 1986-12-16 | 1986-12-16 | プログラム走行監視装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61299356A JPS63150732A (ja) | 1986-12-16 | 1986-12-16 | プログラム走行監視装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63150732A true JPS63150732A (ja) | 1988-06-23 |
Family
ID=17871495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299356A Pending JPS63150732A (ja) | 1986-12-16 | 1986-12-16 | プログラム走行監視装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63150732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211646A (en) * | 1981-06-22 | 1982-12-25 | Fujitsu Ltd | Subroutine controlling system |
-
1986
- 1986-12-16 JP JP61299356A patent/JPS63150732A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211646A (en) * | 1981-06-22 | 1982-12-25 | Fujitsu Ltd | Subroutine controlling system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146793A (ja) * | 1995-11-17 | 1997-06-06 | Nec Corp | プログラム評価の方法および装置 |
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