JPH0362302B2 - - Google Patents
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- JPH0362302B2 JPH0362302B2 JP25969085A JP25969085A JPH0362302B2 JP H0362302 B2 JPH0362302 B2 JP H0362302B2 JP 25969085 A JP25969085 A JP 25969085A JP 25969085 A JP25969085 A JP 25969085A JP H0362302 B2 JPH0362302 B2 JP H0362302B2
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- Japan
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- semiconductor
- layer
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- carrier supply
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Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作が可能な半導体装置に関する
ものである。
ものである。
高速動作が期待できる従来の能動半導体装置の
１つに、選択的に不純物をドープした半導体へテ
ロ界面における高移動度の２次元電子を利用した
FET（Field Effect Transistor）（以下、
2DEGFET〔Two dimensional Electron Gas
FET〕と呼ぶ）がある（例えば、ジヤパン・ジ
ヤーナル・オブ・アプライト・フイジツクス
〔Jpn.J.Appl.Phys.19（1980）L255〕）。この
2DEGFETは、MOSEFT（Metal Oxide
Semiconductor FET）と同様に動作原理、構造
およびプロセスが簡単なため、高集積化に適して
いる。
１つに、選択的に不純物をドープした半導体へテ
ロ界面における高移動度の２次元電子を利用した
FET（Field Effect Transistor）（以下、
2DEGFET〔Two dimensional Electron Gas
FET〕と呼ぶ）がある（例えば、ジヤパン・ジ
ヤーナル・オブ・アプライト・フイジツクス
〔Jpn.J.Appl.Phys.19（1980）L255〕）。この
2DEGFETは、MOSEFT（Metal Oxide
Semiconductor FET）と同様に動作原理、構造
およびプロセスが簡単なため、高集積化に適して
いる。
2DEGFETの構造を第３図に示す。第３図にお
いて、１は絶縁性の半導体基板、２は基板１上に
設けられた第１の半導体からなる第１の半導体
層、３は第１の半導体層２の表面に設けられ第１
の半導体よりも電子親和力が小さくかつ電子親和
力と禁止帯幅の和が大きな一導電型を有する第２
の半導体からなるキヤリア供給層、４は第１の半
導体層２とキヤリア供給層３との界面に形成され
る２次元キヤリア層、５はキヤリア供給層３の表
面に設けられキヤリア供給層とシヨツトキー接合
を形成するゲート電極、６はキヤリア供給層３を
経て２次元キヤリア層４と電気的接触をするソー
ス電極、７はソース電極５と同様のドレイン電極
である。この2DEGFETの動作を、キヤリア供給
層３にｎ型半導体を用い、ソース・ドレイン間の
バンド構造を示す図を用いて説明する。
いて、１は絶縁性の半導体基板、２は基板１上に
設けられた第１の半導体からなる第１の半導体
層、３は第１の半導体層２の表面に設けられ第１
の半導体よりも電子親和力が小さくかつ電子親和
力と禁止帯幅の和が大きな一導電型を有する第２
の半導体からなるキヤリア供給層、４は第１の半
導体層２とキヤリア供給層３との界面に形成され
る２次元キヤリア層、５はキヤリア供給層３の表
面に設けられキヤリア供給層とシヨツトキー接合
を形成するゲート電極、６はキヤリア供給層３を
経て２次元キヤリア層４と電気的接触をするソー
ス電極、７はソース電極５と同様のドレイン電極
である。この2DEGFETの動作を、キヤリア供給
層３にｎ型半導体を用い、ソース・ドレイン間の
バンド構造を示す図を用いて説明する。
第４図は第３図の第１の半導体層表面のソース
電極下からドレイン電極下にわたる模式的なバン
ド構造を示したものである。第３図と同じ番号の
ものは第３図の要素と同等物で同一機能を果すも
のであり、８はゲート電極下、９はソース電極
下、１０はドレイン電極下、Ecは伝導帯端、Ev
は充満帯端、Efはフエルミ順位を示す。第４図
Ａは熱平衝状態におけるバンド図、第４図Ｂはゲ
ートに正電圧を印加しソース・ドレイン間に２次
元キヤリア層４が形成された時のバンド図であ
る。
電極下からドレイン電極下にわたる模式的なバン
ド構造を示したものである。第３図と同じ番号の
ものは第３図の要素と同等物で同一機能を果すも
のであり、８はゲート電極下、９はソース電極
下、１０はドレイン電極下、Ecは伝導帯端、Ev
は充満帯端、Efはフエルミ順位を示す。第４図
Ａは熱平衝状態におけるバンド図、第４図Ｂはゲ
ートに正電圧を印加しソース・ドレイン間に２次
元キヤリア層４が形成された時のバンド図であ
る。
ゲート電圧が0Vの場合（熱平衝状態）には、
ゲート電極下８はゲート電極５とキヤリア供給層
３とのシヨツトキ接合による空乏層が延びて空乏
化しているため、ソース・ドレイン間に電圧（ド
レイン電圧）を印加しても電子はソース電極６か
らドレイン電極７へ移動することはできない。一
方、ゲート電極５に正電圧が印加されると基板表
面には電子が誘起され、２次元キヤリア層４が形
成されて第４図Ｂに示すバンド構造となる。この
状態では、ソース・ドレイン間の基板表面にはも
はや空乏層による障壁は存在せず、電子は容易に
ソース電極６からドレイン電極７へ移動すること
ができる。このように、2DEGFETはMOSFET
と同様にソース・ドレイン間の電流（ドレイン電
流）をゲート電圧で制御するのである。
ゲート電極下８はゲート電極５とキヤリア供給層
３とのシヨツトキ接合による空乏層が延びて空乏
化しているため、ソース・ドレイン間に電圧（ド
レイン電圧）を印加しても電子はソース電極６か
らドレイン電極７へ移動することはできない。一
方、ゲート電極５に正電圧が印加されると基板表
面には電子が誘起され、２次元キヤリア層４が形
成されて第４図Ｂに示すバンド構造となる。この
状態では、ソース・ドレイン間の基板表面にはも
はや空乏層による障壁は存在せず、電子は容易に
ソース電極６からドレイン電極７へ移動すること
ができる。このように、2DEGFETはMOSFET
と同様にソース・ドレイン間の電流（ドレイン電
流）をゲート電圧で制御するのである。
2DEGFETにおいては、原理的に相互コンダク
タンス（ゲート電圧の変化に対するドレイン電流
の変化分）がゲート電圧に単に比例するため負荷
駆動能力が小さく、高集積化に伴なつて配線容量
の増大および外部負荷の駆動による遅延の割合が
増大するため、高速動作が抑制される。この問題
を解決するには、バイポーラ・トランジスタと同
様に相互コンダクタンスの非線形性を強め負荷駆
動能力を高めることが必要である。
タンス（ゲート電圧の変化に対するドレイン電流
の変化分）がゲート電圧に単に比例するため負荷
駆動能力が小さく、高集積化に伴なつて配線容量
の増大および外部負荷の駆動による遅延の割合が
増大するため、高速動作が抑制される。この問題
を解決するには、バイポーラ・トランジスタと同
様に相互コンダクタンスの非線形性を強め負荷駆
動能力を高めることが必要である。
本発明の目的は、従来の2DEGFETの欠点を除
去し、超高速動作が可能な半導体装置を提供する
ことにある。
去し、超高速動作が可能な半導体装置を提供する
ことにある。
本発明の半導体装置は、極低不純物濃度の第１
の半導体からなる第１の半導体層と、この第１の
半導体層の表面に設けられ第１の半導体よりも電
子親和力が小さくかつ電子親和力と禁止帯幅の和
が大きな一導電型を有する第２の半導体からなる
キヤリア供給層と、このキヤリア供給層上に設け
られキヤリア供給層とシヨツトキー接合を形成す
るゲート電極と、前記第１の半導体層の表面近傍
において前記ゲート電極を挟み前記キヤリア供給
層と異なる導電型を有する縮退した第１の半導体
層からなるソース領域およびドレイン領域と、こ
れらソース領域およびドレイン領域とそれぞれオ
ーミツク接触を形成するソース領域およびドレイ
ン領域とを有することを特徴としている。
の半導体からなる第１の半導体層と、この第１の
半導体層の表面に設けられ第１の半導体よりも電
子親和力が小さくかつ電子親和力と禁止帯幅の和
が大きな一導電型を有する第２の半導体からなる
キヤリア供給層と、このキヤリア供給層上に設け
られキヤリア供給層とシヨツトキー接合を形成す
るゲート電極と、前記第１の半導体層の表面近傍
において前記ゲート電極を挟み前記キヤリア供給
層と異なる導電型を有する縮退した第１の半導体
層からなるソース領域およびドレイン領域と、こ
れらソース領域およびドレイン領域とそれぞれオ
ーミツク接触を形成するソース領域およびドレイ
ン領域とを有することを特徴としている。
本発明の構造においては、ゲート電圧によりソ
ース・チヤネル領域表面間およびチヤネル領域表
面・ドレイン間のキヤリアのトンネル確率を変化
させドレイン電流を制御する。トンネル確率は電
位差およびpn接合の空乏層厚の指数関数で変化
するため、相互コンダクタンスは大きな非線形性
を有する。
ース・チヤネル領域表面間およびチヤネル領域表
面・ドレイン間のキヤリアのトンネル確率を変化
させドレイン電流を制御する。トンネル確率は電
位差およびpn接合の空乏層厚の指数関数で変化
するため、相互コンダクタンスは大きな非線形性
を有する。
以下、本発明の実施例を図面を参照して詳細に
説明する。
説明する。
第１図は本発明の一実施例を示す模式的断面図
である。第１図において、第３図と同じ番号のも
のは第３図と同等物で同一機能を果すものであ
り、１１および１２は第１の半導体層２の表面近
傍においてゲート電極５を挟みキヤリア供給層３
と異なる導電型を有する縮退した第１の半導体か
らなるソース領域およびドレイン領域である。こ
れらソース領域１１およびドレイン領域１２と、
ソース電極６およびドレイン電極７はそれぞれオ
ーミツク接触を形成している。
である。第１図において、第３図と同じ番号のも
のは第３図と同等物で同一機能を果すものであ
り、１１および１２は第１の半導体層２の表面近
傍においてゲート電極５を挟みキヤリア供給層３
と異なる導電型を有する縮退した第１の半導体か
らなるソース領域およびドレイン領域である。こ
れらソース領域１１およびドレイン領域１２と、
ソース電極６およびドレイン電極７はそれぞれオ
ーミツク接触を形成している。
この実施例の各層の例としては、半導体基板１
としてCrドープの半絶縁性GaAs、第１の半導体
層２としてアンドープのGaAs、キヤリア供給層
３として厚さ200Å程度でアクセプタ濃度が３×
1018cm-3程度のP+−Al0.5Ga0.5As、ソース領域１
１およびドレイン領域１２としてドナー濃度が１
×1019cm-3程度のn+−GaSa、ゲート電極５とし
てＷ、ソース電極６およびドレイン電極７として
AuGe／Auがある。また、ソース・ドレイン間
は1000Å程度である。
としてCrドープの半絶縁性GaAs、第１の半導体
層２としてアンドープのGaAs、キヤリア供給層
３として厚さ200Å程度でアクセプタ濃度が３×
1018cm-3程度のP+−Al0.5Ga0.5As、ソース領域１
１およびドレイン領域１２としてドナー濃度が１
×1019cm-3程度のn+−GaSa、ゲート電極５とし
てＷ、ソース電極６およびドレイン電極７として
AuGe／Auがある。また、ソース・ドレイン間
は1000Å程度である。
この実施例の動作を前述の材料を用い、このバ
ンド構造を示す第２図を用いて説明する。
ンド構造を示す第２図を用いて説明する。
第２図は第１図のソース領域１１からゲート電
極下８の第１の半導体層表面を経てドレイン領域
１２にわたる模式的なバンド構造を示したもので
ある。第１，３，４図と同じ番号のものは第１，
３，４図と同等物で同一機能を果すものである。
第２図Ａは熱平衝状態のバンド図であり、第２図
Ｂはゲート電極に負電圧を印加しゲート電極下８
に縮退した２次元キヤリア層（２次元正孔ガス）
４を形成したときのバンド図である。
極下８の第１の半導体層表面を経てドレイン領域
１２にわたる模式的なバンド構造を示したもので
ある。第１，３，４図と同じ番号のものは第１，
３，４図と同等物で同一機能を果すものである。
第２図Ａは熱平衝状態のバンド図であり、第２図
Ｂはゲート電極に負電圧を印加しゲート電極下８
に縮退した２次元キヤリア層（２次元正孔ガス）
４を形成したときのバンド図である。
第２図Ａに示す熱平衝状態では、ソース領域１
１およびソース領域１２のn+−GaAsとゲート電
極下８の縮退していない２次元キヤリア層４との
間にはpn接合による電子の障壁が形成されてい
る。２次元キヤリア層４の正孔濃度は縮退を起こ
すほどは高くないためこの障壁の幅は100Å以上
と広く、この障壁をトンネル効果で抜ける確率は
ほとんどない。したがつて、ソース・ドレイン間
に0.1V程度の微小電圧を印加してもドレイン電
流はほとんど流れない。一方、第２図Ｂに示すよ
うにゲート電極に負電圧を印加して２次元キヤリ
ア層４に縮退を生じるほどの正孔を誘起すると、
この２次元キヤリア層４は縮退した半導体とな
る。この結果、ソース領域１１およびドレイン領
域１２とのpn接合障壁の幅は非常に狭くなり
（100Å以下）、この障壁をトンネル効果で抜ける
確率が大きくなる。そして、ドレイン電圧印加に
よりドレイン電流が流れるようになる。トンネル
電流は接合の電位差と空乏層幅に対し指数関数的
に変化するため、ドレイン電流および相互コンダ
クタンスはゲート電圧に対し強い非線形性を示
す。また、トンネル効果がこのデバイスの基本動
作原理となつているため、電子の走行時間は非常
に短く、1ps以下である。
１およびソース領域１２のn+−GaAsとゲート電
極下８の縮退していない２次元キヤリア層４との
間にはpn接合による電子の障壁が形成されてい
る。２次元キヤリア層４の正孔濃度は縮退を起こ
すほどは高くないためこの障壁の幅は100Å以上
と広く、この障壁をトンネル効果で抜ける確率は
ほとんどない。したがつて、ソース・ドレイン間
に0.1V程度の微小電圧を印加してもドレイン電
流はほとんど流れない。一方、第２図Ｂに示すよ
うにゲート電極に負電圧を印加して２次元キヤリ
ア層４に縮退を生じるほどの正孔を誘起すると、
この２次元キヤリア層４は縮退した半導体とな
る。この結果、ソース領域１１およびドレイン領
域１２とのpn接合障壁の幅は非常に狭くなり
（100Å以下）、この障壁をトンネル効果で抜ける
確率が大きくなる。そして、ドレイン電圧印加に
よりドレイン電流が流れるようになる。トンネル
電流は接合の電位差と空乏層幅に対し指数関数的
に変化するため、ドレイン電流および相互コンダ
クタンスはゲート電圧に対し強い非線形性を示
す。また、トンネル効果がこのデバイスの基本動
作原理となつているため、電子の走行時間は非常
に短く、1ps以下である。
次に、第１図の半導体装置の製造方法について
説明する。まず、Cr−GaAs基板１の表面に分子
線エピタキシ法により第１の半導体層２として
5000Å程度のアンドープのGaAsおよびキヤリア
供給層３として200Å程度のP+−Al0.5Ga0.5Asを
堆積させる。その上にＷを蒸着しゲート電極形状
に整形する。次に、このゲート電極５をマスクに
基板へSiのイオン注入を行ない、アニールしてソ
ース領域１１およびドレイン領域１２を形成す
る。その後、ソース領域、ドレイン領域上のキヤ
リア供給層にコンタクトホールをあけ、AuGe／
Auを蒸着してソース電極およびドレイン電極形
状に整形して完成する。このように、製造方法は
非常に容易であり、高集積化に適している。
説明する。まず、Cr−GaAs基板１の表面に分子
線エピタキシ法により第１の半導体層２として
5000Å程度のアンドープのGaAsおよびキヤリア
供給層３として200Å程度のP+−Al0.5Ga0.5Asを
堆積させる。その上にＷを蒸着しゲート電極形状
に整形する。次に、このゲート電極５をマスクに
基板へSiのイオン注入を行ない、アニールしてソ
ース領域１１およびドレイン領域１２を形成す
る。その後、ソース領域、ドレイン領域上のキヤ
リア供給層にコンタクトホールをあけ、AuGe／
Auを蒸着してソース電極およびドレイン電極形
状に整形して完成する。このように、製造方法は
非常に容易であり、高集積化に適している。
以上述べたように、本実施例の半導体装置は作
製の容易さと共に2DEGFETの欠点を除去しバイ
ポーラ・トランジスタと同様に相互コンダクタン
スに大きな非線形性を有しているため、高集積化
と高速動作を可能にする。
製の容易さと共に2DEGFETの欠点を除去しバイ
ポーラ・トランジスタと同様に相互コンダクタン
スに大きな非線形性を有しているため、高集積化
と高速動作を可能にする。
以上述べた本発明の一実施例ではｐ型の２次元
キヤリア層のものについてしか示さなかつたが、
本発明はそれぞれの領域の半導体の導電型を反対
にしたｎ型２次元キヤリア層のものに対しても同
様に適用できることは明らかである。また、耐圧
を高め寄生容量を減らす上からは基板に絶縁物を
用い、第１の半導体層の厚さを薄くするほうが望
ましい。
キヤリア層のものについてしか示さなかつたが、
本発明はそれぞれの領域の半導体の導電型を反対
にしたｎ型２次元キヤリア層のものに対しても同
様に適用できることは明らかである。また、耐圧
を高め寄生容量を減らす上からは基板に絶縁物を
用い、第１の半導体層の厚さを薄くするほうが望
ましい。
また、半導体としてはGaAs／Al0.5Ga0.5Asし
か示さなかつたが、Si／SiC等の属半導体、
InGaAs／InAlAs，InAs／InGaAs，InGaAs／
InP，GaSb／AlSb等の−化合物半導体、
HgTe／CbTe，CdSe／ZnCdSeTe等の−化
合物半導体およびその他の各種半導体でも良い。
ただし、それぞれの半導体で伝導帯および充満帯
の状態密度が異なつているため、縮退を生じる不
純物濃度が異なつており、本発明のソース領域お
よびドレイン領域は充分に縮退するような高濃度
の不純物を含有しておく必要がある。
か示さなかつたが、Si／SiC等の属半導体、
InGaAs／InAlAs，InAs／InGaAs，InGaAs／
InP，GaSb／AlSb等の−化合物半導体、
HgTe／CbTe，CdSe／ZnCdSeTe等の−化
合物半導体およびその他の各種半導体でも良い。
ただし、それぞれの半導体で伝導帯および充満帯
の状態密度が異なつているため、縮退を生じる不
純物濃度が異なつており、本発明のソース領域お
よびドレイン領域は充分に縮退するような高濃度
の不純物を含有しておく必要がある。
以上本発明の半導体装置は、集積化に適した構
造をもち、大きな負荷駆動能力を有しているた
め、高集積化・超高速デバイスとして有望であ
る。
造をもち、大きな負荷駆動能力を有しているた
め、高集積化・超高速デバイスとして有望であ
る。
第１図は本発明の一実施例の模式的断面図、第
２図Ａ，Ｂはその熱平衝状態のバンド図およびゲ
ート電極に負電圧を印加したときのバンド図、第
３図は従来の2DEGFETの模式的断面図、第４図
Ａ，Ｂはその熱平衝状態のバンド図およびゲート
電極に正電圧を印加したときのバンド図である。 １……基板、２……第１の半導体層、３……キ
ヤリア供給層、４……２次元キヤリア層、５……
ゲート電極、６……ソース電極、７……ドレイン
電極、８……ゲート電極下、９……ソース電極
下、１０……ドレイン電極下、１１……ソース領
域、１２……ドレイン領域、Ec……伝導帯端、
Ev……充満帯端、Ef……フエルミ順位。
２図Ａ，Ｂはその熱平衝状態のバンド図およびゲ
ート電極に負電圧を印加したときのバンド図、第
３図は従来の2DEGFETの模式的断面図、第４図
Ａ，Ｂはその熱平衝状態のバンド図およびゲート
電極に正電圧を印加したときのバンド図である。 １……基板、２……第１の半導体層、３……キ
ヤリア供給層、４……２次元キヤリア層、５……
ゲート電極、６……ソース電極、７……ドレイン
電極、８……ゲート電極下、９……ソース電極
下、１０……ドレイン電極下、１１……ソース領
域、１２……ドレイン領域、Ec……伝導帯端、
Ev……充満帯端、Ef……フエルミ順位。
Claims (1)
- １ 極低不純物濃度の第１の半導体からなる第１
の半導体層と、この第１の半導体層の表面に設け
られ第１の半導体よりも電子親和力が小さくかつ
電子親和力と禁止帯幅の和が大きな一導電型を有
する第２の半導体からなるキヤリア供給層と、こ
のキヤリア供給層上に設けられキヤリア供給層と
シヨツトキー接合を形成するゲート電極と、前記
第１の半導体層の表面近傍において前記ゲート電
極を挟み前記キヤリア供給層と異なる導電型を有
する縮退した第１の半導体からなるソース領域お
よびドレイン領域と、これらソース領域およびド
レイン領域とそれぞれオーミツク接触を形成する
ソース領域およびドレイン電極とを有することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25969085A JPS62122177A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25969085A JPS62122177A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122177A JPS62122177A (ja) | 1987-06-03 |
| JPH0362302B2 true JPH0362302B2 (ja) | 1991-09-25 |
Family
ID=17337564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25969085A Granted JPS62122177A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122177A (ja) |
-
1985
- 1985-11-21 JP JP25969085A patent/JPS62122177A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122177A (ja) | 1987-06-03 |
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Legal Events
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|---|---|---|---|
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