JPH0363158B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、超電導閉ループ中に磁束量子を捕獲
するか否かにより、二値論理情報を選択的に記憶
する磁束量子記憶型のジヨゼフソン・メモリ・セ
ルに対する駆動方法上の改良に関する。

［従来の技術］ 従来から各種提案されているこの種のジヨゼフ
ソン・メモリ・セルの中でも、構成が最も簡単
で、かつ、駆動電流に関し単極性の駆動が可能な
セルとしては、本出願人がすでに特公昭60−
20840号（特許第1294806号）にて開示したものが
ある。

このセルの詳細は同公報の参照に任せるが、本
書にても簡単に説明すると、その代表的、基本的
な構成例は第３図示のようになつている。

まず、このジヨゼフソン・メモリ・セル１０の
中には、二つのジヨゼフシヨン素子J₀，J₁と、意
図的に十分な値に設計されたインダクタL_Rとを
含む超電導閉ループ１１があつて、この超電導閉
ループ１１には、外部回路電流Iyを選択的に流し
込むため、二点P₁，P₂にて外部回路電流線１２，
１２が接続している。

そのため、当該回路電流線１２，１２の接続点
P₁，P₂を境にして見ると、超電導閉ループ１１
は左枝回路（左ブランチ）と右枝回路（右ブラン
チ）とに分けることができ、左ブランチ中には単
位のジヨゼフソン素子J₀が含まれ、右ブランチ中
にはインダクタL_Rと単位のジヨゼフソン素子J₁と
の直列回路が含まれた格好になる。もつとも実際
には、各ジヨゼフソン素子J₀，J₁が、それ自体、
例えば三接合スキツド等で構成される場合もあ
る。しかし、本書では簡単のため、以下全て、こ
うしたジヨゼフソン・スイツチング部は単にジヨ
ゼフソン素子と記し、この表記により、単位素子
としてのジヨゼフソン素子はもちろん、スキツド
構成等を含むものとする。

しかるに、左ブランチ中のジヨゼフソン素子J₀
には、外部から印加される制御電流Ixの有無によ
り、場合に応じてこのジヨゼフソン素子J₀を選択
的に零電圧状態と電圧状態の間でスイツチングさ
せ得るように、あるいはまた、セル構成としてい
わゆるボルテツクス遷移（瞬間的な状態遷移であ
つて直ちに元の状態に戻る動作）を起こさせ得る
ように、当該制御電流Ixを流すための制御電流線
１３が誘導結合しており、さらに、後述のメモリ
動作を不都合なく実現するため、インダクタL_R
と超電導閉ループ１１自体とには、それぞれ並列
にダンピング抵抗R₁，R₂が接続されている。

一方、本出願人が別途出願するように、この種
のジヨゼフソン・メモリ・セルに関する新たな構
成法として、上記第３図示構成のジヨゼフソン・
メモリ・セル中におけるインダクタL_Rやダンピ
ング抵抗R₁，R₂を除去し、このインダクタL_Rを
丁度、複数個のジヨゼフソン素子に置き換えた構
成のジヨゼフソン・メモリ・セルもある。

そうした場合の代表的な構成例が第４図に示し
てあるが、左ブランチ中には第３図示構成同様、
一つのジヨゼフソン素子J₀を含ませるにしても、
第３図示従来例における右ブランチ中のジヨゼフ
ソン素子J₁とインダクタL_Rの直列回路は、全部で
複数ｍ個のジヨゼフソン素子J₁，J₂，……，J_nに
置き代えられ、かつダンピンング抵抗R₁，R₂等
も省略されている。

この第４図示のジヨゼフソン・メモリ・セル１
０では、第３図示構成中のインダクタL_Rが持つ
ていた所定の電流分流機能を複数個のジヨゼフソ
ン・メモリ・セルの位相差を利用する機構に代え
たものであり、原理的には左ブランチ中に含まれ
るジヨゼフソン素子J₀の個数も一個でなくて良
く、ｋ個と一般化でき、少なくともその一つに制
御電流線が作用可能に結合していれば良いが、超
電導閉ループ１１内に永久還電流I_cirを生じさせ
るためには、超電導閉ループの一巡位相差が2_o〓
でなければならないという条件はあるので、超電
導閉ループ内の最低ジヨゼフソン素子個数（ｋ＋
ｍ）は４以上に制限される。が、逆に、これ以上
であれば、かなり任意に個数の増加を図り得る。

もつとも、この場合、例えばｋ＝２になつたか
らと言つて、右ブランチ中のジヨゼフソン素子個
数ｍに関する最低値３が二倍の６になるという必
然性はなく、（ｋ＋ｍ）個の位相差の和がループ
一巡で2_o〓となつていれば良い。

このような第３図示構成のジヨゼフソン・メモ
リ・セルと第４図示構成のジヨゼフソン・メモ
リ・セルとを単に比較した場合には、明らかに、
第４図示構成のジヨゼフソン・メモリ・セルの方
が有利である。インダクタは実際上、ジヨゼフソ
ン素子の占有面積に比し、極めて大きな寸法領域
を要し、メモリ装置の小型化を阻むし、周波数依
存性があるので、せつかくにして超高速動作可能
なジヨゼフソン素子の動作速度をメモリ装置とし
て遺憾なく発揮し得るという訳には行かず、信号
に伝搬遅れ等を生じてしまうからである。

しかし、先に少し述べたように、第４図示構成
のジヨゼフソン・メモリ・セルも、それまでの第
３図示構成におけるインダクタの持つていた電流
分流機能を複数のジヨゼフソン素子の位相差利用
に置き代えたとは言え、このセルに選択的に磁束
量子を捕えさせたり、セル記憶内容を読み出した
りする操作シーケンスは、当該第４図示のジヨゼ
フソン・メモリ・セルを提案した当初の段階で
は、第３図示構成のジヨゼフソン・メモリ・セル
に対する操作シーケンスを単に流用していた。と
言うよりも、第３図示構成のジヨゼフソン・メモ
リ・セルに対して採られていた操作シーケンス
は、第４図示構成のジヨゼフソン・メモリ・セル
に対してもそのまま流用が利いたため、後述する
ように、本発明者等が少しく別な立ち場から、こ
うした操作シーケンス自体の問題点につき着目す
るまでは、それで良しとされていたのである。

そこで、この従来採用されていた操作シーケン
スにつき、説明する。

まずここで、第３，４図中のジヨゼフソン・メ
モリ・セル１０内に記憶される二値論理情報に関
しては、便宜上、それらの超電導閉ループ１１内
に磁束量子が捕えられていて、永久還電流I_cirが
存在する場合を論理“１”の記憶状態、そうでな
い場合を論理“０”の記憶状態とする。

ところで、第３図示のジヨゼフソン・メモリ・
セルの場合も第４図のジヨゼフソン・メモリ・セ
ルの場合も、そのしきい値特性は、J₀が３接合ス
キツドの場合、共に第５図示のように表すことが
できる。図中において曲線Ｃ（０）はセル１０が
論理“０”を記憶しているときのしきい値曲線、
曲線Ｃ（１）はセル１０が論理“１”を記憶して
いるときのしきい値曲線であり、各曲線中の点線
部分は、いわゆるボルテツクス遷移を起こし得る
領域である。

ボルテツクス遷移自体は周知のメカニズムであ
るが、簡単に言えば、制御電流Ixのみを印加した
場合、超電導状態を保つている右ブランチでその
両端P₁，P₂がシヤフトされているにも拘らず、
ジヨゼフソン素子自体は非線形インダクタンス素
子でもあることによつて、当該制御電流Ixを受け
た左ブランチ中のジヨゼフソン素子J₀が一瞬でも
電圧状態に遷移し得る機構である。そこで例え
ば、後述のように、このジヨゼフソン素子J₀が電
圧状態に遷移したタイミングでは、超電導閉ルー
プ内に永久還電流I_cirが流れていたにしても、こ
れは回路電流線１２，１２に流れ去ることがで
き、したがつて、以前に論理“１”を記憶してい
ても論理“０”に書き換えられるのである。

第５図中には、原点ｏから時計回りに順次に点
ａ，ｂ，ｃをたどつて原点ｏに戻る太線の経路も
示されている。従来は、書き込みモードであるか
読み出しモードであるかに応じ、それぞれにこの
矩形の経路の異なる一部を利用して、それらに沿
わせ、制御電流Ix、回路電流Iyを所定の仕方で行
つたり来たりさせるようにしていた。

まず書き込みモード中において論理“０”の書
き込みにつき考えるに、これは例えば、単に制御
電流線１３にのみ、所定の大きさの制御電流Ix＝
ｃ（第５図）を流した後、元に戻す（零にする）
操作で行なつていた。

便宜上、制御電流Ixを第５図中の原点ｏから点
ｃに相当する量まで流す操作を“Ix〓”と示し、
逆に原点ｏに戻す操作を“Ix〓”と表記する。

同様に回路電流Iyに関しても、Iy軸上でIy＝ａ
の値まで、当該回路電流Iyを流す操作を“Iy〓”
と示し、零ないし原点０に戻す操作を“Iy〓”と
表記する。

したがつて、上記の論理“０”の書き込み操作
シーケンスは、 ≡Ix〓⇒Ix〓 と表せる。合同記号“≡”は、当該シーケンス
の内容が右の項に示されるものであることを示す
意味であり、矢印記号“⇒”は、操作の順番を示
している。これらの記号についての約束は、以下
でも同様とする。

このようにすると、この操作以前のセル１０の
状態が論理“０”であつて、超電導閉ループ１１
内に永久還電流I_cirが流れていない場合には、第
５図中、原点ｏからIx軸上の点ｃに至つて再び原
点ｏに戻る電流軌跡となる。

この電流軌跡を′とすると、 ′≡ｏ⇒ｃ⇒ｏ となるが、この軌跡を追つかけると分かるよう
に、論理“０”の記憶状態にあるセルに関して
は、そのしきい値曲線Ｃ（０）をいかなる部位に
おいても横切ることがないため、セル１０の内容
に影響を与えることはなく、何の変化も置きな
い。したがつて書き込みモード終了時（制御電流
Ixの立ち下げ後）におけるセル１０の記憶内容は
“０”であり、逆に言えば、所期通りに論理“０”
を書き込めたことになる。

これに対し、以前のセル内容が論理“１”であ
り、超電導閉ループ１１内に永久還電流I_cirが存
在していた場合には、同じ論理“１”記憶時のし
きい値曲線ではあるが、Iy軸上のある点に関し、
実線の曲線Ｃ（１）と点対象となり、ボルテツク
ス遷移境界を示す点線の曲線Ｃ（１）に対し、上
記シーケンスに伴なう上記電流軌跡′で“ｏ
⇒ｃ”のときにこのボルテツクス遷移領域を点ｓ
にて横切り、ここで論理“０”に書き込まれる。
つまり、所定値以上の制御電流Ixの印加で左ブラ
ンチ中のジヨゼフソン素子Joが一瞬、電圧状態
に遷移し、永久還電流I_cirが回路電流線１２に流
れ去ることにより、実質的に論理“０”が書き込
まれる。

論理“０”が書き込まれれば、セルしきい値曲
線はＣ（０）に従うようになり、“ｃ⇒ｏ”の戻り
経路時にはどこのしきい値曲線部分とも横切らな
いため、制御電流Ixの立ち下がりによる書き込み
モード終了以降、当該セル内容は予定通りに論理
“０”となる。

次いで、論理“１”の書き込み操作シーケンス
は、従来、一般に ≡Ix〓⇒Iy〓⇒Ix〓⇒Iy〓 とされていた。

第５図中の太線経路に沿えば、このときの電流
軌跡′は、 ′≡ｏ⇒ｃ⇒ｂ⇒ａ⇒ｏ となる。

この書き込み操作以前のセル内容が論理“０”
であり、第５図中のしきい値曲線Ｃ（０）に即す
場合には、上記中、“Ix〓”とした後の“Iy〓”
に伴う電流軌跡′中の部分“ｃ⇒ｂ”の過程で、
当該曲線Ｃ（０）中のボルテツクス遷移領域であ
る点線部分が点ｐにおいて下から上に横切られる
ため、セル１０内に当該ボルテツクス遷移で論理
“１”が書き込まれる。

したがつてその後は、上記シーケンス中、引
き続いて“Ix〓⇒Iy〓”とすることにより、安定
に当該論理“１”の記憶状態を保持したまま、書
き込みモードを終えることができる。電流軌跡で
言えば、点ｐを下から上に越えた時点でしきい値
曲線は曲線Ｃ（１）に沿うものとなるため、引き
つづいての“ｂ⇒ａ⇒ｏ”なる過程では、最早、
セルに何の影響も与えないからである。

この論理“１”の書き込みモード開始以前のセ
ル１０の記憶内容が論理“１”であつた場合に
は、実質的には破壊読み出しから再書き込み手順
に準じて元通りに論理“１”が記憶し直される。

すなわち、上記シーケンスに従い、電流軌跡
′中の“ｏ⇒ｃ”の過程では、既に論理“１”
記憶状態から論理“０”記憶状態への書き換えに
ついて説明したように、点ｓを左から右に越える
ボルテツクス遷移により、セルには一旦、論理
“０”が書き込まれる。

こうなれば、後の過程は当該論理“０”の記憶
状態から論理“１”への書き換え過程と同様とな
り、次の“Iy〓”に伴なう電流軌跡部分“ｃ⇒
ｂ”の過程で、曲線Ｃ（０）が点ｐにおいて下か
ら上に横切られるため、セル１０内に同様にボル
テツクス遷移で論理“１”が書き込まれ、その
後、上記シーケンス中、引き続いての“Ix〓⇒
Iy〓”に伴う“ｂ⇒ａ⇒ｏ”なる過程を採れば、
安定に当核論理値“１”の記憶状態を保持したま
ま、書き込みモードを終えることができる。

これに対し、読み出しモード下における読み出
しシーケンスは、一般に、 ≡Iy〓⇒Ix〓⇒Ix〓⇒Iy〓 とされていた。電流軌跡′として表現すれば、 ′≡ｏ⇒ａ⇒ｂ⇒ａ⇒ｏ となる。

ここで、セル１０の超電導閉ループ１１内に永
久還電流I_cirが流れていた場合、つまり論理“１”
が記憶されていた場合には、上記シーケンス中
の最初の“Iy〓⇒Ix〓”に伴う“ｏ⇒ａ⇒ｂ”な
る経路は、完全にしきい値曲線Ｃ（１）にて画さ
れる零電圧状態領域内での電流変化に過ぎないた
め、何の変化をも起こさず、セル１０は零電圧状
態を維持し、これをして論理“１”の読み出しと
判断することができ、その後、引き続く“ｂ⇒ａ
⇒ｏ”なる逆の経路で元の状態に戻せば、セル内
容に変化なく、定常状態に戻すことができる。

一方、セル１０の記憶内容が論理“０”であつ
た場合には、当然、第５図中、しきい値曲線Ｃ
（０）に即しての動作となるため、上記シーケン
ス中の“Iy〓⇒Ix〓”に伴う“ｏ⇒ａ⇒ｂ”な
る経路は、点ｑにて当該しきい値曲線Ｃ（０）の
実線部分を左から右に横切る結果を招き、もつて
セル１０は電圧状態に遷移するので、これをして
論理“０”の読み出しと判断することができる。

同時に、当該“ｏ⇒ａ⇒ｂ”経路に沿つて増加
していた回路電流Iyは電圧状態に遷移したセル１
０の内部から追い出され（点ｑにて遮断され）、
電流軌跡は点Ｃに移る。したがつて、読み出し論
理確認の後、引き続く“Ix〓⇒Iy〓”なる手続を
踏めだ論理“０”が再書き込みされ、等価的に非
破壊読み出しが満足されて、定常状態に戻る。

［発明が解決しようとする課題］ 上記においては、第３，４図示のジヨゼフソ
ン・メモリ・セルにつき、その操作シーケンス例
を説明したが、実はこのシーケンスは、この種の
ジヨゼフソン・メモリ・セルの他の構成例につい
ても採用されることが多かつた。

しかるに、こうした具体的なセル構造の如何で
はなく、いずれにしても上記のようなシーケンス
を採る場合、新たに本発明者が問題として指摘す
べくに至つたのは、超電導閉ループ内に磁束量子
を捕獲させる際の書き込みシーケンス（本書での
約束では論理“１”の書き込みシーケンス）と、
読み出し操作シーケンスの相違である。

ここでもう一度、両者に関する既述の操作シー
ケンスを挙げてみると、論理“１”の書き込みシ
ーケンスは、 ≡Ix〓⇒Iy〓⇒Ix〓⇒Iy〓 となつており、対して読み出しシーケンスは、 ≡Iy〓⇒Ix〓⇒Ix〓⇒Iy〓 となつていて、Ix，Iyの当初の印加順番関係が丁
度、逆になつていた。

しかし、こうした操作シーケンスの違いは、実
際上、この種のジヨゼフソン・メモリ・セルを多
数個集積してメモリ空間を構築するに際し、周辺
駆動回路系の構成を複雑化したり、高速動作を大
いに損う原因となつていたのである。

と言うのも、磁束量子を捕獲させるための書き
込みシーケンスと読み出しシーケンスとで上記の
ように制御電流Ixと回路電流Iyの印加の順番を異
ならせるには、最も簡単な構成を採用したにして
も、制御電流供給回路または回路電流供給回路の
どちらか一方に対し、選択的に動作する遅延回路
を用いなければならず、このように意図的にかな
り大きな時定数が、結局は全体としての回路動作
を大幅に遅速化するからである。

本発明は、まさしくこうした点に鑑みて成され
たもので、第３，４図に示したジヨゼフソン・メ
モリ・セルに代表されるような構成を取り、した
がつてまた、超電導閉ループのしきい値特性や回
路電流、制御電流の値を適当に選ぶことにより、
超電導閉ループ内に磁束量子が捕獲されているか
否かの読み出し操作は、回路電流を先に印加して
から制御電流を印加するシーケンスに従うように
したジヨゼフソン・メモリ・セルの駆動方法とし
て、超電導閉ループ内に磁束量子を捕獲させる際
の書き込み操作シーケンスも、上記の読み出し操
作シーケンスと同一の手順となるようにし、もつ
て遅延回路等、動作速度を大幅に遅らせてしまう
ような回路手段は、これをメモリ駆動回路系中か
ら排斥せんとするものである。

［課題を解決するための手段］ 上記した第３，４図示構成に代表されるジヨゼ
フソン・メモリ・セルの従来の駆動方法において
は、書き込みモード下においても読み出しモード
下においても、印加の順番こそ、既述のように変
えるにしても、必要に応じ、それら回路電流、制
御電流を印加するときには、少なくともそれらの
値に関しては変更を及ぼさず、必ずにしていつも
同じ値となるようにしていた。第５図示のしきい
値特性上で言えば、制御電流軸Ix上の点ｃの値を
固定とするのみならず、回路電流Iy軸上の点ａの
値も固定とし、したがつて当然、点ｂのIx，Iy座
標（ｃ，ａ）も固定としていたのである。

もつとも、このようにしたこと自体には一理あ
る。すなわち、回路電流または制御電流を超電導
閉ループに対して供給すべき指令が与えられたと
き、この指令信号に応答してスイツチング動作
し、電源からそれら回路電流または制御電流を引
き出して当該超電導閉ループに向け供給するスイ
ツチング・ゲート回路には、どこにも同じものを
用い得るからである。

しかし、その利点と、上記したように遅延回路
を必須とするがために高速性が損われるという欠
点とを天秤に掛けた場合、欠点の方が大きいと言
わざるを得ない。出力電流値の異なるスイツチン
グ回路を構成することは、全く同じものを複数個
所に用いるに比せば、確かに、その当初の設計
上、手間が一つ増えるかも知れないが、実際には
所望の出力電流値のスイツチング回路を得ること
自体は現状の技術でさえ、何等の困難もなく、製
作上も、特に不都合となる節はないのである。

そこで本発明者は、上記のように、全てに同一
のスイツチング回路を用いるのが合理的だし当り
前とでも言うかのような、いつの間にか常識化し
ていた事実を改めて見直し、読み出し操作時と書
き込み操作時とで同一のシーケンスないし同一の
電流印加タイミングとするには、むしろ逆に、必
要となる回路電流の値を変更してはとの発想を得
た。

実際上、本発明は、こうした発想を発展させ、
実証した結果、特許請求の範囲に記載の通りに成
されたもので、読み出し操作時に必要となる回路
電流の大きさに対し、超電導閉ループ内に磁束量
子を捕獲させるに必要な回路電流の大きさを低減
させることにより、従来とは異なる方向からでは
あるが、磁束量子が捕えられていないときのセル
のしきい値曲線中のボルテツクス遷移領域を同様
に横切れるようにし、もつて読み出し操作シーケ
ンスと同一の操作シーケンスで、磁束量子の書き
込み操作も行ない得るようにしたのである。

［作 用］ 本発明によると、第３，４図示構成に代表され
るジヨゼフソン・メモリ・セルにおいて、磁束量
子を捕獲していないセル（本書の約束ではこれを
論理“０”の記憶状態に対応させていること、既
述の通り）のしきい値曲線に関し、論理“１”を
書き込む際、従来においては当該しきい値曲線の
ボルテツクス遷移領域部分を下から上に横切つて
いたのに対し、回路電流の大きさを低減すること
により、例えば左から右に横切るというように、
横切る方向を変えはするが、少なくとも従来同
様、所期のボルテツクス遷移を起こすという要件
は保証させる。

一方、この本発明によるボルテツクス遷移に関
し鑑みるに、その電流供給の順序は、回路電流を
印加してから制御電流を印加するという手順で良
く、してみるにこれは、回路電流の大きさこそ異
なれ、既述した読み出しモード下における操作シ
ーケンスと全く同様であり、ためにこの動作に
は、遅延回路等は一切、関与する必要がない。

［実施例］ 以下、本発明のジヨゼフソン・メモリ・セル駆
動方法の望ましい一実施例につき、主として第１
図に即し説明するが、便宜のため、本発明駆動方
法が適用されるジヨゼフソン・メモリ・セルは、
先に第３，４図に即して示したものとする。

したがつてまた、第３〜５図に関して用いた各
構成子符号や電流記号、操作シーケンスの表記の
仕方や電流経路の表記方法等は、本実施例の説明
においてもそのまま援用する。論理“０”は超電
導閉ループ１１内に磁束量子がないときに対応さ
せ、論理“１”は超電導閉ループ１１内に磁束量
子が捕獲されて、永久還電流I_cirが流れていると
きに対応させることも同じである。

さて、第１図中に示されているように、本発明
を適用する場合、従来と明らかに異なるのは、当
該しきい値特性図上に、新たにメモリ動作に関与
する二つの点ｄ，ｅが増えていることである。

しかるに、回路電流Iy軸上の点ｄは、従来、読
み出しモード下において、制御電流Ixとの相乗効
果で論理“０”のしきい値曲線Ｃ（０）の実線部
分を左から右に横切り、もつてセル全体を電圧状
態に遷移させるに適当な回路電流の値ａよりも小
さな値を示している（すなわち、ｄ＜ａである）。

したがつてまた、点ｅはこれに対応し、値ｄの
大きさの回路電流Iyを流した状態で値ｃの制御電
流Ixをさらに印加した場合の点となる。

さらに、あらかじめ述べて置くと、この回路電
流Iy軸上に設定されるべき値Iy＝ｄは、そこから
右方向に制御電流Ix軸と平行に電流軌跡を伸ばし
た場合、論理“０”の記憶状態に関するセルしき
い値曲線Ｃ（０）のボルテツクス遷移領域を点ｒ
にて横切り得る位置として設定される。

まず論理“０”の書き込みにつき考えるに、こ
れは従来からも、回路電流Iyを流さないという事
実はあつたにしても、操作シーケンスとしては読
み出しモードにおけるそれと同一であつたと考え
て良い。

すなわち、第３，４図示構成のジヨゼフソン・
メモリ・セル１０中、単にその制御電流線１３に
のみ、所定の大きさの制御電流Ix＝ｃ（第１，５
図）を流した後、元に戻す（零にする）操作だけ
で行なうという“０”書き込みシーケンス（≡
Ix〓⇒Ix〓）は、 ≡Iy＝０→〓Ix〓⇒Ix〓⇒Iy＝０→ と書き直すことができる。ここで表記“Iy＝０
→”は、結局、実際に有意の値の電流としては回
路電流Iyを流さず、横を向いた矢印“→”で象徴
的に示されるように、それまでのまま、零値（Iy
＝０）を保つことを示しているが、タイミング・
シーケンスとしては、このステツプは、回路電流
Iyを流すか否かの判断、指示タイミングを有して
いるのと等価とみなせるからである。

したがつて、この論理“０”の書き込みに関し
ては、本発明を適用しての駆動方法においても従
来と何の変更も要さず、この操作以前のセル１０
の状態が論理“０”であつて、超電導閉ループ１
１内に永久還電流I_cirが流れていない場合には、
第１図中、原点ｏからIx軸上の点ｃに至つて再び
原点ｏに戻る第５図中と同一の電流軌跡となる。

この電流軌跡を′とすると、先と同様、 ′≡ｏ⇒ｃ⇒ｏ となり、既に従来例の説明の項において述べたメ
カニズムにより、以前のセル内容が論理“０”で
あつても論理“１”であつても、所期通りに論理
“０”が書き込まれる。

つまり、以前のセル内容が論理“０”であつた
場合には、第１図中、曲線Ｃ（０）に係るしきい
値曲線のいずれの部位も、上記操作シーケンスに
伴う電流軌跡は横切ることがないため、そのまま
論理“０”の記憶状態を保つし、以前の記憶内容
が論理“１”であつた場合には、所定値以上の制
御電流Ixの印加“ｏ〓ｃ”に伴い、先の約束に従
い、本図には一部のみしか示していないが点線の
しきい値曲線Ｃ（１）上の点ｓを左から右に横切
るため、左ブランチ中のジヨゼフソン素子J₀が一
瞬、電圧状態に遷移し（ボルテツクス遷移）、永
久還電流I_cirが回路電流線１２に流れ去ることに
より、実質的に論理“０”の書き込み状態とな
る。

同様に、読み出しに関する操作シーケンス、お
よび当該読み出しに際して用いる回路電流Iyの値
ａ、制御電流Ixの値ｃも、従来例に即して述べた
と同様で良い。

すなわち、読み出しモード下における読み出し
シーケンスは、 ≡Iy〓⇒Ix〓⇒Ix〓⇒Iy〓 とすることができ、したがつてこのときの電流軌
跡′は、 ′≡ｏ⇒ａ⇒ｂ⇒ａ⇒ｏ となる。

ここで、セル１０の超電導閉ループ１１内に永
久還電流I_cirが流れていた場合、つまり論理“１”
が記憶されていた場合には、上記シーケンス中
の最初の“Iy〓⇒Ix〓”に伴う“ｏ⇒ａ⇒ｂ”な
る経路は、完全にしきい値曲線Ｃ（１）にて画さ
れる零電圧状態領域内での電流変化となるため、
何の変化をも起こさず、セル１０としては零電圧
状態を維持し、これをして論理“１”の読み出し
と判断することができ、その後、引き続く“ｂ⇒
ａ⇒ｏ”なる経路で元の状態に戻せば、セル内容
に変化なく、定常状態に戻すことができる。

一方、セル１０の記憶内容が論理“０”であつ
た場合には、当然、第１図中、しきい値曲線Ｃ
（０）に即しての動作となるため、上記シーケン
ス中の“Iy〓⇒Ix〓”に伴う“ｏ⇒ａ⇒ｂ”な
る経路は、点ｑにて当該しきい値曲線Ｃ（０）の
実線部分を左から右に横切る結果を招くため、セ
ル１０は電圧状態に遷移し、これをして論理
“０”の読み出しと判断することができる。

同時に、当該“ｏ⇒ａ⇒ｂ”経路に沿つて増加
していた回路電流Iyはセル１０の内部から追い出
され（点ｑにて遮断され）、電流軌跡は点Ｃに移
る。したがつて、読み出し論理確認の後、引き続
く“Ix〓⇒Iy〓”なる手段を踏めば、論理“０”
が再書き込みされ、等価的に非破壊続み出しが満
足されて、定常状態に戻る。

これに対し、本発明の特徴が良く表れるのは、
論理“１”の書き込み操作時である。本発明の場
合、この論理“１”の書き込みシーケンスは、
先に従来例に関して述べた書き込みシーケンス
（≡Ix〓⇒Iy〓⇒Ix〓⇒Iy〓）と異なり、上記読
み出しシーケンスと実質的に同じシーケンス； ≡Iy〓⇒Ix〓⇒Ix〓⇒Iy〓 とすることができる。

しかし、このときの回路電流Iyの値は、先の読
み出し時におけるIy＝ａと異なり、該値ａより小
さな、Iy＝ｄに選ばれるのである。

したがつて、第１図中の太線経路に沿えば、こ
のときの電流軌跡′は、 ′≡ｏ⇒ｄ⇒ｅ⇒ｄ⇒ｏ となる。

ここで、上記回路電流値Iy＝ｄを定めるに必要
な要件は、上記電流軌跡′中、“ｄ⇒ｅ”の部分
では、第１図中の点ｒで示されるように、論理
“０”に関するしきい値曲線Ｃ（０）中、点線で示
されるボルテツクス遷移領域を左から右に横切れ
る程度の値に抑えるということである。

実際上、この値ｄは、セル記憶内容“０”の読
み出し時に制御電流Ix＝ｃとの相乗効果でセルを
電圧状態に遷移させるときに設定される回路電流
値Iy＝ａに対し、その半分程度の値となる。理解
のためには、この点ｒは、先に第５図に示した特
性図中、点ｐないしその近傍の点と考えて良い。

論理“１”の書き込み操作として改めて言い直
せば、本発明に従う場合、当該書き込み操作以前
のセル内容が論理“０”であり、セル１０が第１
図中のしきい値曲線Ｃ（０）に即していたときに
は、上記中、“Iy〓”とした後の“Ix〓”に伴
う′中の電流軌跡部分“ｄ⇒ｅ”の過程で、当
該曲線Ｃ（０）が点ｒにおいて左から右に横切ら
れるため、セル１０内に論理“１”が書き込まれ
る。

従来、この過程においては、第５図に示されて
いるように、当該しきい値曲線Ｃ（０）のボルテ
ツクス遷移領域部分を点ｐで下から上に横切るこ
とにより、当該ボルテツクス遷移を起こしていた
が、本発明では、大体同じ点ｒを左から右に横切
ることにより、同様のボルテツクス遷移を起こし
ているのである。

これをさらに換言すれば、一般的に、セル記憶
内容が論理“０”であるときには、そのしきい値
曲線のボルテツクス遷移部分を従来の操作シーケ
ンスに見られるように下から上に向かつて横切り
得るのみならず、大体、似たような部位で左から
右にも横切れるようなジヨゼフソン・メモリ・セ
ルであるならば、その具体的な構成の如何によら
ず、本発明はそうしたセルにならべて適用可能な
のである。

なお、以上のようにして超電導閉ループ１１内
に磁束量子が捕獲されたならば、上記シーケンス
中、引き続いて、“Ix〓⇒Iy〓”とすることに
より、安定に当該論理“１”の記憶状態を保持し
たまま、書き込みモードを終えることができる。
電流軌跡で言えば、点ｒを左から右に越えた時点
でしきい値曲線は曲線Ｃ（１）に沿うものとなる
ため、引きつづいての“ｅ⇒ｄ⇒ｏ”なる過程で
は、最早、セルに何の影響をも与えないからであ
る。

また、上記論理“１”の書き込みモード開始以
前のセル１０の記憶内容が論理“１”であつた場
合には、上記シーケンスに伴う電流軌跡′は、
しきい値曲線Ｃ（１）の零電圧領域内部での変化
に留まるので、セル１０を論理“１”の記憶状態
に維持することができる。

ところで、本発明に従う場合、実際にメモリ空
間を構成し、これを効率良く稼動させるには、回
路電流Iyの値をIy＝ａとIy＝ｄとの間で所定のタ
イミングに従い自動的に変更する回路が必要とな
る。

が、これ自体は、公知既存のジヨゼフソン・ス
イツチング・ゲート技術をして簡単に得ることが
できる。念のため、そうした一例を示したものが
第２図である。

本図においては個々に本発明の適用可能な多数
のジヨゼフソン・メモリ・セル１０が通常の仕方
でＸ行Ｙ列にマトリツクス構成された場合が示さ
れているが、簡単のため、各セル１０の超電導閉
ループ１１は単なる矩形枠状に示し、内包するジ
ヨゼフソン素子やインダクタ等は省略してある。
したがつてまた、超電導閉ループ１１中、少なく
とも一つのジヨゼフソン素子に誘導結合する制御
線１３も、単にこの四角い枠に少し近付く部分が
あるようにして示されている。

このような場合、同じＹ列中に直列挿入される
複数のジヨゼフソン・メモリ・セル１０……に関
する共通の回路電流線１２には、本発明の趣旨に
沿い、各所定のタイミングにて二種類の大きさの
回路電流Iy＝ａ，Iy＝ｄを選択的に流さねばなら
ない。

そこで、この第２図示の場合、それ自体は公知
既存の種々の形態を採つて良い二つのジヨゼフソ
ン・スイツチング・ゲートG₁，G₂があり、定常
状態においてはこれら両ゲートG₁，G₂は共に零
電圧状態にある。

したがつて、これらゲート回りに図示されてい
る周辺抵抗網の抵抗値関係を適選して置くことに
より、当該定常状態下においては零電圧状態を保
つている各ゲートG₁，G₂の方に電源電流が分流
され（この分流値も抵抗パラメータの適選によ
り、大きな無駄とならない僅かな程度に留めるこ
とができる）、回路電流線１２には流入しない状
態を作ることができる。

これに対し、まず読み出し指令が、例えば読み
出し指令電流I_Rの印加という形で与えられると、
図示の場合はゲートG₂が電圧状態に遷移する。

そこで、このときにはIY＝ａの値の回路電流
Iyが回路電流線１２に流入するように、周辺抵抗
回路網のパラメータを設定して置けば良い。

同様に、論理“１”の書き込み指令が書き込み
指令電流I_w（１）の印加という形で与えられるな
らば、このときにゲートG₁が電圧状態に遷移し
たとき、値ｄの大きさの回路電流Iyが回路電流線
１２に流入するように、周辺抵抗の値を設定して
置けば良い。実際上、こうした設計も簡単であ
る。

以上、本発明の望ましい一実施例やメモリ空間
構成例等につき説明したが、実施例としての改変
は様々に可能である。

例えば上記実施例の場合、その動作はしきい値
特性の専ら第一象限に即して行なわれていたが、
必要ならば第四象限における動作も可能であり、
その他の象限にての動作も条件によつては不可能
ではない。もちろん、その場合には、第三象限利
用型で制御電流Ixも回路電流Iyも共に負領域の電
流値関係としない限り、全ての電流値関係の単極
性を保ち得るという効果は犠牲になる。

さらに、論理“０”の書き込みを既述のように
御電流Ixの印加のみで行なう場合第２図示のよう
にＸ行Ｙ列にメモリ空間を構成すると、Ｘアドレ
ス指定線ともなつている同一の制御電流線に結合
したセル１０には全て、論理“０”が書き込まれ
てしまう。そこで、これを防ぐには、例えばＸ，
Ｙアドレス指定するセル１０を含む以外のＹ列回
路電流線に直列挿入された全てのジヨゼフソン・
メモリ・セルを読み出しモードに置いてしまうこ
とが考えられる。つまり、論理“０”の書き込み
対象セルを含む以外の回路電流線１２には、制御
電流線１３への制御電流Ixの印加以前に回路電流
Iy＝ａを与えてしまうのである。むしろ、このこ
とは、本発明によるとタイミング・シーケンスの
画一化に寄与し得るものとなる。先に述べたよう
に、論理“０”の書き込みシーケンスは等価的
に ≡Iy＝０→〓Ix〓⇒Ix〓⇒Iy＝０→ と示せたのであるから、“Iy＝０→”と同一のタ
イミングで他の回路電流線を“Iy〓”とすれば良
いためである。

［効 果］ 本発明によると、選択的に制御電流の流される
制御電流線に誘導結合した少なくとも一つのジヨ
ゼフソン素子を含む超電導閉ループと、この超電
導閉ループに接続され、当該超電導閉ループ内に
選択的に回路電流を流し込むための回路電流線と
を有して成る磁束量子記憶型ジヨゼフソン・メモ
リ・セルの駆動方法として、書き込みモードも読
み出しモードも、共に同一の電流印加シーケンス
とすることができる。

したがつて、従来必要であつた遅延回路等、タ
イミング・シーケンスの順番変更のために要した
回路を排斥することができ、これに伴う処理速度
の遅速化という極めて大きな問題を解決すること
ができる。

換言すれば、本発明は、ジヨゼフソン素子本来
の有している超高速動作性を遺憾なく発揮し得る
ものであり、将来的にもこの種の分野に大きく貢
献することができる。

しかも、回路電流の値を選択する部分には、特
に複雑、厄介で特殊な回路系を必須とすることも
なく、実用性も十分である。

【図面の簡単な説明】

第１図は本発明のジヨゼフソン・メモリ・セル
駆動方法の望ましい一実施例の説明図、第２図は
本発明方法を実現する際の装置構成例の説明図、
第３図は従来提案されていた磁束量子記憶型ジヨ
ゼフソン・メモリ・セルの中でも最も優れている
と考えられるものの代表的一例の概略構成図、第
４図は第３図示構成のジヨゼフソン・メモリ・セ
ルを本出願人においてさらに改良したものの概略
構成図、第５図は第３，４図示のジヨゼフソン・
メモリ・セルの動作をしきい値曲線の一例を用い
て説明する説明図、である。 図中、１０は全体としてのジヨゼフソン・メモ
リ・セル、１１は超電導閉ループ、１２は回路電
流線、１３は制御電流線、J₀，J₁，……，J_nはジ
ヨゼフソン素子、Ixは制御電流、Iyは回路電流、
I_cirは永久還電流、である。

Claims (1)

1. 【特許請求の範囲】 １ 超電導閉ループと、 該超電導閉ループ内に直列に挿入された複数の
   ジヨゼフソン素子と、 該複数のジヨゼフソン素子の中、少なくとも一
   つのジヨゼフソン素子に誘導結合し、該ジヨゼフ
   ソン素子の臨界電流値を制御するため、選択的に
   制御電流の流される制御電流線と、 上記超電導閉ループに接続され、該超電導閉ル
   ープ内に選択的に回路電流を流し込むための回路
   電流線と、 を有すると共に、 上記超電導閉ループ内に磁束量子が捕獲されて
   いるか否かの読み出し操作は、上記回路電流を先
   に印加してから上記制御電流を印加するシーケン
   スに従うようにし、該超電導閉ループ内に上記磁
   束量子が捕獲されていなかつた場合には、上記回
   路電流と上記制御電流の相乗効果で該超電導閉ル
   ープを電圧状態に遷移させる一方、該超電導閉ル
   ープ内に磁束量子が捕獲されていた場合には、上
   記回路電流と上記制御電流が上記シーケンスに従
   い印加されても該超電導閉ループは零電圧状態を
   保ち得るように、該超電導閉ループのしきい値特
   性や上記回路電流、上記制御電流の値を設定して
   成る磁束量子記憶型ジヨゼフソン・メモリ・セル
   の駆動方法であつて； 上記超電導閉ループ内に上記磁束量子を捕獲さ
   せる書込み操作を、上記読出し操作時の上記操作
   シーケンスと同様、上記回路電流を先に印加して
   から次いで上記制御電流を印加するシーケンスと
   し； ただし、これに伴う上記超電導閉ループの状態
   変化がボルテツクス遷移に留まるよう、上記回路
   電流の大きさを上記読み出し操作シーケンス時に
   おける値よりも低い値に設定したこと； を特徴とするジヨゼフソン・メモリ・セルの駆動
   方法。