JPH0334156B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はジヨゼフソン素子を含む超電導閉ルー
プから成る磁束量子記憶型メモリーセルの改良に
関する。

〔従来の技術〕

この種の磁束量子記憶型メモリーセルにも各種
のタイプがあるが、中でも二線でアクセスでき、
駆動パルスも単極性で良い等の優れた特徴を持つ
ものに、第５図に示される従来例がある。

これは、本出願人が特願昭57−81314号として
特許出願し、特開昭58−199492号公報にて開示さ
れたもので、昭和60年１月14日付けで公告決定さ
れている。

この第５図示のメモリーセルは、超電導閉ルー
プ２中に二つのジヨゼフソンスイツチ部３，４を
設け、該二つのジヨゼフソンスイツチ部３，４を
左右の枝回路２Ｌ，２Ｒに振り分けるように当該
超電導閉ループ２に対して回路電流路線１，６を
接続し、両枝回路２Ｌ，２Ｒのインダクタンス分
を異ならせると共に、相対的にインダクタンス分
の小さな枝回路２Ｌの方に設けられているジヨゼ
フソンスイツチ部３に対し、その臨界電流値を制
御する制御線５を誘導結合して構成したものであ
る。

特に図示のものでは、左枝回路２Ｌ中のインダ
クタンスは有意には存在しないものとして示され
ており、これに対して右枝回路２Ｒ中には十分に
大きなインダクタンス分が存在し、これは直列に
挿入されたインダクタ８で表されている。

このインダクタ８に並列に抱かされた抵抗９や
セル自体に並列に抱かされている抵抗９′は、こ
のメモリーセルの動特性を調整するダンピング抵
抗である。

また、一方のジヨゼフソンスイツチ部３は、設
計の如何によつて単接合ジヨゼフソン素子であつ
たり、SQUID（スキツド；磁束量子干渉デバイ
ス）であつたりする。そのため、第５図中におい
ては、このジヨゼフソンスイツチ部３に関し、通
常の“×”印で示されるジヨゼフソン単接合表記
を四角で囲つて示すようにした。

〔発明が解決しようとする問題点〕

こうした第５図示の従来の磁束量子記憶型メモ
リーセルの動作は、上記引用した特許公開公報中
に詳しいが、端的に言えば、超電導閉ループ２内
に一磁束量子Φ₀が捕捉されているか否か、従つ
て第５図中、仮想線で示したように、それに伴う
永久電流ｉが流れているか否かによつて、記憶内
容としての論理値“１”または“０”を選択的に
表すものである。

しかるに、今般、本発明にて改良の対象とした
いのは、この第５図に示されたセルにおける動作
タイミング関係である。

すなわち、このセルでは、書き込み動作時と読
み出し動作時とで印加電流Ix，Iyの印加タイミン
グ関係が異なり、例えば超電導閉ループ中に永久
電流ｉが流れている場合を論理的“１”に対応さ
せると、当該論理値“１”の書き込みは、制御線
５に特定の値以上の電流Ixを流しておいてから、
特定の値範囲の電流Iyを回路電流線路１から線路
６へ抜けるように与えるシーケンスとなり、逆に
読み出しの場合には、先に特定の値範囲内の電流
Iyを流しておいてから、特定の電流値以上の電流
Ixを与える順番となる。

もつとも、この従来例は、セル回りの配線数を
少なくすることをも一つの大きな目的として成さ
れたものであるので、当該目的を達成した結果と
して、すなわち、最低限度のわずか二線にまでの
減少化に成功した結果として、このように書き込
みと読み出しとでタイミングを異ならせなければ
ならなくなつたのであり、従つてその意味におい
ては、書き込みと読み出しとで異なる電流印加タ
イミングを要するのも、また、止むを得ない所で
ある。

しかしやはり、記憶動作の高速化や周辺回路系
の簡単化という立場に立つた場合、上記のように
二つの異なるタイミングを要するということは、
支障になりこそすれ、有利に働くことはない。で
きることなら、タイミングの概念を無くす（電流
Ix，Iyのどちらが先でも良いようにする）か、あ
るいは常に一定の関係にしたい。

このようなタイミングの問題に加えて、第５図
に示される従来例には、また別な観点からも、な
お改良を要する余地がある。

すなわち、当該メモリーセルでは、第二のジヨ
ゼフソンスイツチ部４は、書き込み時にはスイツ
チしないように、読み出し時にはスイツチするよ
うにと、互いに相反する関係の動作をせねばなら
ず、従つて、両者を満足するためにはどうしても
動作余裕を犠牲にせざるを得ない。

本発明はこうした点に鑑みて成されたもので、
本質的には長所の多い上記第５図示従来例に改良
ないし改変を施し、その欠点を解消することによ
り、タイミング関係の制約が少なく、かつ動作余
裕の大きな磁束量子記憶型メモリーセルを提供せ
んとするものである。

〔問題点を解決するための手段〕

本発明は上記目的を達成するため、次のような
構成を提供する。

超電導閉ループ中に二つのジヨゼフソンスイツ
チ部を設け； 該二つのジヨゼフソンスイツチ部を左右の枝回
路に振り分けるように、該超電導閉ループに対し
て回路電流路線を接続し； 上記両枝回路のインダクタンス分を異ならせる
と共に； 上記二つのジヨゼフソンスイツチ部の中、上記
インダクタンス分の相対的に小さな枝回路中のジ
ヨゼフソンスイツチ部に対し、その臨界電流値を
制御する制御線を誘導結合する一方； インダクタンス分の相対的に大きな枝回路中の
ジヨゼフソンスイツチ部に対しても、その臨界電
流値を制御する制御線を誘導結合させたこと； を特徴とする磁束量子記憶型メモリーセル。

〔作用〕

上記構成によると、相対的に大きなインダクタ
ンスの枝回路中に設けられているジヨゼフソンス
イツチ部に対して誘導結合した制御線に、制御電
流を流すか否か、またはその制御電流の値をあら
かじめ定めた二つの値のいづれかに選択すること
により、書込みモード時と読み出しモード時とで
当該ジヨゼフソンスイツチ部の臨界電流値を可変
にすることができる。

すなわち、当該相対的に大きなインダクタンス
分の枝回路中のジヨゼフソンスイツチ部の臨界電
流値を書き込みモード時には相対的に大きな臨界
電流値にし、読み出しモード時には相対的に小さ
な臨界電流値にすれば、他方のジヨゼフソンスイ
ツチ部に関する制御電流と、超電導閉ループに印
加される回路電流とのタイミング関係は特定のも
のに縛られることなく、書き込みも読み出しも任
意のタイミング関係で、ないしは回路構成上、都
合良く定めた一定のタイミング関係でなすことが
できる。

従つて、書き込み時と読み出し時とで当該臨界
電流値を可変にするための制御電流はモード指定
電流と呼ぶことができ、これを流すための制御線
はモード指定線と呼ぶことができる。

上記作用を換言すれば、第５図示従来例のメモ
リーセルに対し、本発明によれば、わずか制御線
一本を付加しただけで、当該従来例の持つていた
前記欠点を解消することができ、動作余裕度をも
改善することができたと言える。

また、本発明のメモリーセルでは、複数個を用
いて二次元メモリー空間を構成した場合、モード
指定線の存在を利用して、書き込み時に他の半選
択メモリーセルを読み出しモードにすることもで
きるので、特定のビツトのセルのみに関しての一
致選択方式を採用することも容易にできる。

〔実施例〕

第１図には、本発明による磁束量子記憶型メモ
リーセルの望ましい一実施例の概略構成が示され
ている。既述した従来例のメモリーセルに対し、
特には改変を要さない構成子には第５図中と同一
の符号を付している。

まず、このメモリーセル１０の構成から説明す
ると、単接合ジヨゼフソン素子と同様のスイツチ
ング機能を有するジヨゼフソンスイツチ部３，４
を含む超電導閉ループ２に対し、一方のジヨゼフ
ソンスイツチ部３が左側の枝回路２Ｌに、他方の
ジヨゼフソンスイツチ部４が右側の枝回路２Ｒ
に、それぞれ振り分けられるように、当該超電導
閉ループ２の上に定めた接続点１ａ，６ａに対
し、それぞれ入力側と出力側の回路電流路線１，
６が接続されている。

そして、左右の枝回路２Ｌ，２Ｒにあつて、図
示の場合、インダクタ８で示されるように、右枝
回路２Ｒの方には相対的に見て顕かに大きなイン
ダクタンスが与えられている。

対して左枝回路２Ｌには、望ましくはその線路
中に有意のインダクタンスが存在しないようにし
てある。実際上も、後に詳しく説明するように、
ほぼジヨゼフソンスイツチ部３の等価インダクタ
ンス分のみが存在する程度に抑えられている。

なお、枝回路はこの種技術分野ではブランチと
も呼称される。

各ジヨゼフソンスイツチ部３，４は、上記機能
の通り、単接合ジヨゼフソン素子からのみ構成さ
れていても良いが、望ましくは第２図か第３図に
示される三接合または二接合のSQIUD（スキツ
ド；磁束量子干渉デバイス）構成や、さらに多接
合のスキツド構成を取つていると良い。

そのため、図中においては、当該ジヨゼフソン
スイツチ部３，４を、先の従来例の説明における
約束と同様、通常の“×”印で示されるジヨゼフ
ソン単接合表記を四角で囲つて示し、それが単接
合ジヨゼフソン素子でも複数接合を含むスキツド
でも良いことを示すものとしている。

例えば第２図Ａに示されるような三つのジヨゼ
フソン接合Ｊ１，Ｊ２，Ｊ３を有する三接合スキ
ツドの閾値特性は第２図Ｂのようになる。

制御電流Icが流されていないときに、ゲート電
流ないし回路電流Igに関する臨界電流値Ioは最大
値Iomaxとなり、制御電流Icの値をある程度の範
囲内で正負に増加していくと、やがて最小臨界電
流値Iominに至る。

ここではまず、この第２図に示される三接合ス
キツドを使用して第１図中のジヨゼフソンスイツ
チ部３，４を構成した実施例につき考える。

本発明においては、第５図示の従来例における
ように、インダクタンス分の相対的に小さな左枝
回路２Ｌ中のジヨゼフソンスイツチ部３に対して
専用の制御線５が誘導結合しているのみならず、
インダクタンス分の相対的に大きな右枝回路２Ｒ
中のジヨゼフソンスイツチ部４に対しても、専用
の制御線１５が誘導結合するようにしている。

説明の便宜のため、以下、左枝回路２Ｌ中のジ
ヨゼフソンスイツチ部３を第一ジヨゼフソンスイ
ツチ部３、右枝回路２Ｒ中のジヨゼフソンスイツ
チ部４を第二ジヨゼフソンスイツチ部４と呼び、
同様にそれらに各対応する制御線を第一制御線
５、第二制御線１５と呼ぶ。

してみると、第２図Ｂに示される閾値特性にお
いて、制御電流Icは、第一ジヨゼフソンスイツチ
部３に関しては制御線５内を流れる制御電流Ix
に、第二ジヨゼフソンスイツチ部４に関しては制
御線１５内を流れる制御電流Iy′に、それぞれ置
き代えて考えることができ、臨界電流値Ioも、第
一ジヨゼフソンスイツチ部３のそれはIo1に、第
二ジヨゼフソンスイツチ部４のそれはIo2と、各
読み換えることができる。

もちろん、回路電流Igは、それぞれのジヨゼフ
ソンスイツチ部を流れる電流、すなわち回路電流
線路１，６を通じて流れる電流となる。

従つて、第一制御線５に十分な大きさのＸ制御
電流Ixを流すと、第一ジヨゼフソンスイツチ部３
の臨界電流値は、当該第２図Ｂについて説明した
ことからして、制御電流Ixが流されていなかつた
とき、すなわちIx＝０のときの最大臨界電流値
Io1maxから低下し、特定の値以上の大きさの制
御電流値Ix＝Ｘにて最小臨界電流値Io1minへ移
行する。

同様に、第二制御線１５に十分な大きさのＹ制
御電流Iy′＝Y′を流すと、第二ジヨゼフソンスイ
ツチ部４の臨界電流値Io2は、Iy′＝０のときの最
大臨界電流値Io2maxから低下し、最小臨界電流
値Io2minへと移行する。

但し、第一ジヨゼフソンスイツチ部３に関する
最小臨界電流値Io1minと第二ジヨゼフソンスイ
ツチ部４に関する最小臨界電流値Io2minとは、
必ずしも同じ値になつているとは限らない。むし
ろ、後述の設計例のように、異ならせる方が普通
となるかも知れない。

インダクタ８に並列に抱かされているダンピン
グ抵抗９や、セル１０自体に並列に抱かされてい
るダンピング抵抗９′は、この実施例のメモリー
セル１０の動特性を調整するもので、原理動作
上、必須の構成子ではないが、実際の設計例では
その値についても有利な範囲を考えることにな
る。

また、左枝回路２Ｌと右枝回路２Ｒとインダク
タンス分の相違は、回路電流路線１，６が超電導
閉ループ２に対して接続されている接続点１ａ，
６ａの幾何的な位置如何によつても調整ないし変
更できるが、この実施例においては、先に少し述
べたように、左右の枝回路でインダクタンスの相
違ができるだけ大きくなるように、非対称性を強
める配置としている。あえて言うなら、その程度
は、超電導閉ループ２としての全インダクタンス
Ｌが、殆ど右枝回路２Ｒ中に示されているインダ
クタ８に吸収される程度にまでされている。

以下、一つの設計方針例を交えながら、本磁束
量子記憶型メモリーセル１０の動作の説明を行な
うが、第一、第二のジヨゼフソンスイツチ部３，
４の個々に関し、既述のように各個別的に考える
ことのできる最大、最小臨界電流値の中、設計上
重要なのは、最小臨界電流値Io1min、Io2minで
あつて、最大臨界電流値Io1max，Io2maxの方は
ある程度以上に大きければ良い。

先の約束からして、各最小臨界電流値Io1min，
Io2minを与える各制御電流Ix，Iy′の値は、それ
ぞれＸとY′である。

ここで超電導閉ループ２のインダクタンスをＬ
とし、一磁束量子をΦ₀とした上で、これらとの
関係で、 Ｌ Io2min＝0.5〜2Φ₀ …１） に設計する。ここでは例えば、 Ｌ Io2min＝Φ₀ …２） に選ぶ。

一方、第一ジヨゼフソンスイツチ部３に関する
最小臨界電流値Io1minに関しては、 Io1min＝0.1〜1.0Io2min …３） に選ぶ。同様に、ここでは例えば、 Io1min＝0.4Io2min …４） に選んだものとする。

しかるに、書き込み動作時には、制御線１５に
制御電流Iy′を流さず、従つてIy′＝０として、第
二ジヨゼフソンスイツチ部４の臨界電流値を最大
臨界電流値Io2maxにして置く。

先に述べたように、この最大臨界電流値
Io2maxの値が十分に大きくなるように当該第二
ジヨゼフソンスイツチ部４を設計、製作すれば、
以下述べる書き込み動作時には、いかなるときに
もこの第二ジヨゼフソンスイツチ部４は電圧状態
に遷移することがない条件を作ることができ、従
つて、本メモリーセル１０としても電圧状態に遷
移することがないようにし得る。

このような状態下での論理値“０”の書き込み
は、左枝回路２Ｌ中の第一ジヨゼフソンスイツチ
部３に供給する回路電流Iyの値を零（Iy＝０）と
して、制御線５に流す制御電流Ixの値を先に述べ
たＸ（Ix＝Ｘ）とする。

但し、Iy＝０なる回路電流IyとIx＝Ｘなる制御
電流Ixを加えるタイミングは特定されず、どちら
が先でも良い。

このようにすると、既述した２）、４）式から、 Ｌ Io1min＝0.4Φ₀ …５） となり、もはや、超電導閉ループ２はその内部に
一磁束量子を貯えておくことができなくなり、従
つて論理値“０”が記憶される。

一方、論理値“１”を書き込むためには、回路
電流Iy＝Ｙとして、制御電流Ix＝Ｘを加える。但
しこのときにも、その印加タイミングに特定はな
く、どちらが先でも良い。

この書き込み動作を起こす前の超電導閉ループ
２の状態が論理的“０”の記憶状態であつたとす
れば、当該超電導閉ループ２内には永久電流ｉは
流れていない。

従つて、値Ｙなる回路電流Iyは、そのまま第一
ジヨゼフソンスイツチ部３内を流れる。そこで、 Ｙ＞Io1min …６） となるように選んで置けば、第一ジヨゼフソンス
イツチ部３は電圧状態に遷移し、回路電流Iyは第
二ジヨゼフソンスイツチ部４の方に転流し、これ
によつて逆に第一ジヨゼフソンスイツチ部３は再
び零電圧状態に戻るようになる。

こうした状態が起こつた後に制御電流Ixを零に
戻し、回路電流Iyも零に戻せば（このタイミング
は常に同じである）、一磁束量子Φ₀に対応する永
久電流ｉが超電導閉ループ２中に残り、所期の通
りに論理値“１”が記憶されたことになる。

一方、Iy＝Ｙ、Ix＝Ｘなる各電流を印加したと
きに、その前の超電導閉ループ２の状態が論理値
“１”の記憶状態であつて、内部に永久電流ｉが
流れていた場合には、第一ジヨゼフソンスイツチ
部３に流れる電流の大きさは実効的に（Ｙ−ｉ）
となる。従つて、 （Ｙ−ｉ）＜Io1min …７） であれば、第一ジヨゼフソンスイツチ部３は電圧
状態に遷移することがなく、メモリーセル１０の
内容は論理値“１”の記憶状態を保つ。これは等
価的に論理値“１”を書き込んだ後の結果と同じ
である。

従つて、こと書き込みに関しては、上記６）、
７）式からして、回路電流Iyの値Ｙを次の範囲内
に収めれば良いことが分かる。

Io1min＜Ｙ＜Io1min＋ｉ …８） また、上記メカニズムから顕かなように、書き
込み時における第二ジヨゼフソンスイツチ部４の
最大臨界電流値Io2maxは、上記値Ｙよりも十分
大きな値として置けば良い。

次に読み出し動作について説明する。このモー
ドのときには、第二制御線１５に流す電流Iy′の
値をY′として、当該第二ジヨゼフソンスイツチ
部４の臨界電流値を最小臨界電流値Io2minにま
で、十分低下させる。

こうした上で、回路電流Iy＝Ｙと第一制御線５
への制御電流Ix＝Ｘを流す。これについてもどち
らが先でも良い。

すると、上述のように、回路電流Iyの値Ｙが上
記８）式の範囲内に選んであると、第一ジヨゼフ
ソンスイツチ部３は、メモリーセル１０としての
記憶内容が論理値“１”であつた場合には電圧状
態にスイツチせず、“０”であつた場合にのみ、
電圧状態に遷移する。

記憶内容論理値“０”に関して第一ジヨゼフソ
ンスイツチ部３が電圧状態に遷移すると、回路電
流Iyは右枝回路２Ｒ中に流れ込み、臨界電流値が
最小臨界電流値Io2minにまで低下されている第
二ジヨゼフソンスイツチ部４を電圧状態に遷移さ
せる。従つて、メモリーセル１０としても電圧状
態に遷移する。

このようにして、読み出しに関しても、特に回
路電流Iyと制御電流Ixの印加タイミング関係を勘
案することなく、記憶内容に応じてメモリーセル
１０自体が電圧状態に遷移するか否かで記憶内容
を読み出すことができる。

なお、第一ジヨゼフソンスイツチ部３が電圧状
態に遷移したことにより第二ジヨゼフソンスイツ
チ部４に流れ込む電流の尖頭値は、一般にダンピ
ング抵抗９，９′の調整により、回路電流Iyの値
よりも大きくすることができる。

従つて、第二ジヨゼフソンスイツチ部４の最小
臨界電流値Io2minよりも小さな値の回路電流Iy
であつても、所期通りの電圧状態への遷移を起こ
すことができる。

また、上記読み出しに関してさらに実際的な配
慮を施すと、非破壊読み出しとした方が望まし
い。しかし、そのための回路系自体は、本発明が
直接にこれを規定するものではなく、例えば先に
従来例に関して挙げた特開昭58−199492号公報に
開示されているような回路構成を援用することが
できる。

すなわち、論理値“１”を読み出した後には、
先に制御電流Ixの値を零にした後、回路電流Iyの
値を零にし、逆に論理値“０”を読み出した後に
は、先に回路電流Iyの値を零にした後、制御電流
Ixの値を零にする操作を自動的に行なう回路系を
組めば良い。

上記本発明の第一実施例においては、第２図に
示される三接合スキツドを第一、第二ジヨゼフソ
ンスイツチ部３，４に用いていた。これに対して
次に、第二ジヨゼフソンスイツチ部４には第３図
に示す二接合スキツドを用いるようにした実施例
につき説明する。

第３図Ａにその構成が示されているスキツド
は、特に非対称二接合スキツドと呼ばれる既存の
もので、一方の枝回路中のインダクタンスＬ２の
方が他方の枝回路中のインダクタンスＬ１よりも
十分に大きくなるように作られている。

そして、インダクタンスが大きい方の枝回路中
のジヨゼフソン素子Ｊ２の臨界電流値Io（J2）は、
インダクタンスが小さい方の枝回路中のジヨゼフ
ソン素子Ｊ１の臨界電流値Io（J1）よりも大きく
なつている。

こうしたスキツドにおいて、 （L1＋L2）×｛Io（J1）＋Io（J2）｝／２ ＝0.3〜0.4Φ₀ …９） に選ぶと、第３図Ｂに示されるように、制御電流
Ic＝０、ないしその近傍において臨界電流値は最
低ないし最小値Iominとなり、逆に正負に有意の
値を取るときに最大値Iomaxとなる双蜂性のよう
な閾値特性が得られる。

従つて、第１図中の第二ジヨゼフソンスイツチ
部４に、この第３図示の非対称二接合スキツドを
使用すると、先の第一実施例における場合と逆に
なり、第二制御線１５に流す読み出し／書き込み
のモード指定電流Iy′は、Iy′＝０で読み出し動作
を指定し、Iy′＝Y′で書き込み動作を指定するも
のとなる。

そこで、後述のように、本発明のメモリーセル
を複数個用いて二次元メモリー空間を構成し、各
アドレスごとに一致選択方式を採用する場合に
は、このように第３図に示されるスキツドを第二
ジヨゼフソンスイツチ部４に用いたメモリーセル
とすると、一致選択された以外の半選択状態にあ
る他のメモリーセルが全て読み出しモードとされ
ても、第二制御線１５に関しては電力が消費され
ることがないので望ましいことになる。

しかし、他の関連動作については、先の第一実
施例における場合とほぼ同様に考えて良く、第一
制御電流Ixや回路電流Iy、さらにはダンピング抵
抗等々には、既述した設計方針例に従つて、それ
なりに適当な値を設定することができる。

また、第２図と第３図に示される以外のジヨゼ
フソンスイツチ回路、例えば単接合ジヨゼフソン
フソン素子が、さらに多くのジヨゼフソン素子を
含むスキツド等も、本発明のメモリーセルのジヨ
ゼフソンスイツチ部３，４として用いることは可
能である。第２図と第３図のスキツドを特に取り
挙げたのは、上記のように、制御電流Iy′ないし
モード指定電流Iy′に関し、たまたま、それらの
間で電流値関係が逆になるからであり、どちらで
あつても本発明は有効に実現できることを証する
がためである。

本発明のメモリーセルを複数個用いて二次元メ
モリー空間を構成した場合、そのままでは、ある
特定の制御線５が選ばれ、それに制御電流ないし
Ｘ選択電流Ixが流されると、当該制御線を共通と
するあるＸ行に連なる全てのメモリーセルが動作
する語選択構成となる。

もちろん、それで良ければ差支えないが、特定
のＸ−Ｙ交点ないしビツトのみが選択される一致
選択が望ましいとされる場合も考えられる。

そうした場合、制御線５に対して直交する方向
に補助制御線を一本、加え、それら両者に流れる
電流のアンド動作で対応する第一ジヨゼフソンス
イツチ部が駆動されるようにしても良いが、その
ようにすると、折角にして本発明により動作余裕
が増加された効果はやや低減されてしまうし、製
作も面倒になり、寸法的にも不利になる。

そこで、こうした欠点を有さない一致選択方式
としては、以下に述べる方式が有効である。

この方式の特徴は、本発明によるメモリーセル
を先に挙げた公開公報中に開示されているような
回路構成に用いると、自動的に非破壊読み出しに
なることを利用して、書き込み時の半選択ビツト
には読み出し動作をさせてしまう点にある。

この方式を実現したメモリー空間構成例が第４
図Ａに示されており、その動作タイミングは第４
図Ｂに示されている。第４図Ａにおいて、四角形
で示された各セルＣ１１〜Ｃ４４は、それぞれは
第１図に示された本発明実施例としてのメモリー
セル１０と同一の構成と考えて良い。

Ｘ選択回路３０から伸びているこの場合四本の
Ｘ選択線路５−１，５−２，５−３，５−４は、
それぞれ第１図中における制御電流線路５に相当
し、Ｙ選択回路４０から伸びている同様に四本の
モード指定電流線路１５−１，１５−２，１５−
３，１５−４は、それぞれ第１図中における第二
制御線ないしモード指定線１５に相当する。

同じＹ列に含まれるメモリーセルＣ１１，Ｃ２
１，Ｃ３１，Ｃ４１；〜；Ｃ１４，Ｃ２４，Ｃ３
４，Ｃ４４は、それぞれ第１図中にあつて回路電
流線路１，６に相当する電流線路で直列に接続さ
れ、各列あたり一本あての回路電流線路１１−
１，１６−１，；〜；１１−４，１６−４が構成
されている。

以下、各符号の添字は“−ｊ；ｊ＝１，２，
３，４”で代表させると、各回路電流線路１１−
ｊ，１６−ｊには、各直列セルと直列にリセツト
用ジヨゼフソンゲート２０−ｊが入り、これらと
並列にセツト用ジヨゼフソンゲート２１−ｊが入
つている。

各ゲートは単接合ジヨゼフソン素子でもスキツ
ド構成でも良いが、リセツト用ジヨゼフソンゲー
ト２０−ｊには、これを選択的にスイツチさせる
制御線２３−ｊが配され、同様に、セツト用ジヨ
ゼフソンゲート２１−ｊにも、これを選択的にス
イツチさせる制御線２４−ｊが配されている。

こうしたメモリー空間構成下にあつては、回路
電流線路１１−ｊ，１６−ｊに直流的な供給電流
を流すと、四個のセル列とリセツト用ゲート２０
−ｊを含む線路は大きなインダクタンスを持つた
め、その供給電流の殆どは、まずもつてセツト用
ゲート２１−ｊに流れ込む。こうした状態が初期
状態である。

しかるに、当該セツト用ゲート２１−ｊにセツ
トパルスを与えてこれを電圧状態に遷移させる
と、供給電流はセル列に流れ込み、第１図におけ
る回路電流Iyに相当するＹ選択電流となる。

このようになると、セツト用ゲート２１−ｊに
流れ込む電流はほぼ零となるので、当該ゲート２
１−ｊは自動的に零電圧状態に戻る。

一例として、メモリーセルＣ３２への書き込み
動作につき説明してみる。

本回路系では、当該メモリーセルＣ３２を含む
Ｙ方向第二列以外の列に属する各メモリーセル
は、全て読み出しモード指定下に置かれる。な
お、ここでは各メモリーセルが、第２図に示した
三接合スキツドをそのジヨゼフソンスイツチ部に
有するもので構成されているとする。

まず、当該Ｙ方向第二列に関する制御線ないし
モード指定電流線１５−２以外の他のモード指定
電流線１５−１，１５−３，１５−４には、読み
出しモードを指定する電流Iy′＝Y′が与えられる。
換言すればＹ方向第二列に属するメモリーセル群
以外は、上述のように全て読み出しモード下に置
かれる。

この状態下で、対象とするメモリーセルＣ３２
に論理値“１”を書き込む場合には、Ｙ方向第二
列回路電流線路１１−２，１６−２に電流Iy＝Ｙ
を流した状態で、Ｘ方向第三行目のＸ選択線５−
３にのみ、選択電流Ix＝Ｘが供給される。

すると、このＸ方向第三行目のＸ選択線５−３
に連なる他のメモリーセルＣ３１，Ｃ３３，Ｃ３
４にあつては、読み出しモード指令が与えられて
いるため、読み出し動作が行なわれ、対象となる
メモリーセルＣ３２にてのみ、所期の通りの書き
込み動作が行なわれる。その後に電流Ix，Iy′を
零に戻せば、一回の書き込み動作が終了する。電
流Ix，Iy′はどちらを先に戻しても良い。

ここで注意したいのは、本回路系では、一回あ
たりの上記書き込み動作を行なうたびに、リセツ
ト用ゲート２０−ｊを動作させる必要は必ずしも
ないということである。

確かに、リセツト用ゲート付属の制御線２３−
ｊにリセツトパルスを与えて当該ゲート２０−ｊ
を電圧状態に遷移させれば、回路電流は再びセツ
ト用ゲート２１−ｊに戻され、完全に初期状態に
戻るが、そうする必要は特にはないのである。

また、本発明のメモリーセルの場合、読み出し
動作は既述したように非破壊的であるので、動作
終了の前後で半選択ビツトのメモリーセルに記憶
内容の変更が起きることもない。

“０”を書き込む場合には、Ｙ方向第二列に属
するリセツト用ゲート２０−２を、その制御線２
３−２にリセツトパルスを与えることにより、電
圧状態に遷移させ、供給電流をセツト用ゲート２
１−２側へ側路させることにより、実効的に回路
電流Iyを零にしたのと等価な状態を具現する。

一方で、他のＹ方向各列中のセツト用ゲートに
はセツトパルスを与え、それらを電圧状態に遷移
させて、回路電流Iy＝Ｙを各セル列に流し込ませ
る。

そうした状態下でＸ方向第三行目のＸ選択線に
選択電流Ix＝Ｘが供給されると、書き込み対象外
の他のメモリーセルＣ３１，Ｃ３３，Ｃ３４は読
み出し動作を行ない、対象となるメモリーセルＣ
３２においてのみ、所期の通り、論理的“０”の
書き込みが行なわれる。その後、順番に係らず電
流Ix，Iy′が零に戻されて、一回あたりの“０”
書き込み動作を終える。

このようにすれば、二線一致選択的に、所望の
論理値“１”または“０”の書き込みが行なわ
れ、選択されていない他のメモリーセル群はその
内容に変更を受けないで済む。

次いで読み出し動作につき説明する。やはり対
象となるメモリーセルはＣ３２とする。

この読み出し動作にあつては、まず、全セツト
用ジヨゼフソンゲート２１−ｊにセツトパルスが
印加され、それらを全て、電圧状態に遷移させる
ことにより、回路電流Iy＝Ｙが全Ｙ方向列中に流
される。

また、全モード指定線１５−ｊに読み出しモー
ド指定電流Iy′＝Y′が与えられ、全Ｙ方向列が読
み出しモードとなる。

しかし一方、各セツト用ジヨゼフソンゲート２
１−ｊ側の電流線路にそれぞれ誘導結合したセン
ス用ジヨゼフソンゲート２２−ｊの群中にあつて
は、対象となるメモリーセルセルＣ３２を含むＹ
方向列に関するセンス用ジヨゼフソンゲート２２
−２にのみ、Ｙ選択回路４０により指定されたゲ
ート電流が流される。

もつとも、それだけではこのセンス用ジヨゼフ
ソンゲート２２−２はスイツチしない。このとき
すでに、供給電流Iy＝Ｙは、セツト用ゲートのス
イツチにより、各セル列とそれに対応するリセツ
ト用ゲートの方に流れ込んでいるからである。

が、Ｘ選択線５−３に選択電流Ix＝Ｘが流され
ると、メモリーセルＣ３２が論理的“１”を記憶
していれば、当該セルはスイツチしないものの、
論理値“０”を記憶していた場合にはスイツチ
し、ために回路電流Iyはセツト用ゲート２１−２
側に追い返される。

従つて、センス用ゲート２２−２はこの還流電
流を検出し、電圧状態に遷移することをもつて対
象としたメモリーセルＣ３２の記憶内容が論理値
“０”であつたことを教える。

もちろん、選択されたＸ選択線５−３に連なつ
ている他のメモリーセルＣ３１，３Ｃ３３，Ｃ３
４も、メモリーセルＣ３２の読み出し動作と同時
に読み出し動作を行なうが、それぞれに対応して
設けてあるセンス用ゲート２２−１，２２−３，
２２−４にはゲート電流が与えられていないの
で、有意の出力信号は発せられない。

従つて、全てのセンス用ゲートの論理和を取る
ように構成することができ、そのときに一致選択
したメモリーセルからのみ、所期の通りにその内
容を読み出すことができる。

なお、以上の動作から顕かなように、このよう
なメモリー空間構成とその動作方法を採用した場
合、実働下では読み出し動作がかなり多くなるこ
とが分かる。

従つて、上記では第２図示の三接合スキツドを
各セルのジヨゼフソンスイツチ部３，４に使用し
たものとして説明してきたが、できれば、先にも
少し述べたように、各セルの第二ジヨゼフソンス
イツチ部４には、読み出しモード指定時に指定電
流Iy′＝０とすることができる第３図示の二接合
非対称スキツド構成を採用した方が有利である。

〔発明の効果〕

以上の詳記のように、本発明の磁束量子記憶型
メモリーセルは、書き込み時と読み出し時とにあ
つてのタイミング関係に制約の少ない動作を容易
に提供できる。書き込み、読み出しに直接に関与
する電流成分に限つて言えば、そうした限定的な
タイミング関係は原理的にはないと言つて良い。

しかも相反する動作要素を生じさせないで済む
から、動作余裕も本質的に大きく取ることができ
る。

そしてまた、本メモリーセルを二次元メモリー
空間に組んだ場合にも、非破壊読み出し動作がで
きる原理を有効に利用して、簡単に一致選択方式
を採用することもできる。

もとより、構造自体簡単で、わずか三線でアク
セスできるから、高密度設計性も損われず、将来
に亘つての高速大容量メモリーの実現に大きく貢
献するものと期待できる。

【図面の簡単な説明】

第１図は本発明による磁束量子記憶型メモリー
セルの望ましい一実施例の概略構成図、第２図は
第１図に示される本発明実施例のメモリーセル中
のジヨゼフソンスイツチ部に用いることのできる
三接合スキツドの説明図、第３図は同じく本発明
実施例のメモリーセル中のジヨゼフソンスイツチ
部に用いることのできる他の例としての二接合非
対称スキツドの説明図、第４図は本発明のメモリ
ーセルを二次元メモリー空間に組んだ場合の構成
及び動作の説明図、第５図は本発明により改良を
施すべき従来の磁束量子記憶型メモリーセルの概
略構成図、である。 図中、１，６は回路電流線路、２は超電導閉ル
ープ、２Ｌは左枝回路、３，４はジヨゼフソンス
イツチ部、５は第一の制御線、８はインダクタ、
９，９′はダンピング抵抗、１０は全体としての
本発明磁束量子記憶型メモリーセル、１５は第二
の制御線ないし書き込み／読み出しモード指定電
流線、５−ｊはＸ選択線、１１−ｊ，１６−ｊは
回路電流線路ないしＹ選択線、１５−ｊは書き込
み／読み出しモード指定電流線、２０−ｊはリセ
ツト用ジヨゼフソンゲート、２１−ｊはセツト用
ジヨゼフソンゲート、２２−ｊはセンス用ジヨゼ
フソンゲート、２３−ｊはリセツトパルス印加用
制御線、２４−ｊはセツトパルス印加用制御線、
３０はＸ選択回路、４０はＹ選択回路、である。

Claims (1)

1. 【特許請求の範囲】 １ 超電導閉ループ中に二つのジヨゼフソンスイ
   ツチ部を設け； 該二つのジヨゼフソンスイツチ部を左右の枝回
   路に振り分けるように、該超電導閉ループに対し
   て回路電流路線を接続し； 上記両枝回路のインダクタンス分を異ならせる
   と共に； 上記二つのジヨゼフソンスイツチ部の中、上記
   インダクタンス分の相対的に小さな枝回路中のジ
   ヨゼフソンスイツチ部に対し、その臨界電流値を
   制御する制御線を誘導結合する一方； インダクタンス分の相対的に大きな枝回路中の
   ジヨゼフソンスイツチ部に対しても、その臨界電
   流値を制御する制御線を誘導結合させたこと； を特徴とする磁束量子記憶型メモリーセル。