JPH01192087A - ジョゼフソン・メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、超電導閉ループ中に磁束量子を捕獲するか否
かにより、二値論理情報を選択的に記憶可能な磁束量子
記憶型のジョゼフソン・メモリ・セルにおける改良に関
する。

［従来の技術］ 従来から各種提案されているこの種のジョゼフソン・メ
モリ・セルの中でも、構成が最も簡単で、かつ、駆動電
流に関し単極性の駆動が可能なセルとしては、木偶願人
が既に提案した特公昭６０−２０８４０号（特許第１，
２９４，８０６号）に開示のものがある。

このセルに関する詳細は同公報の参照に任せるが、本書
にても簡単に説明すると、その代表的、基本的な構成例
は、第４図示のようになっている。

まず、このジョゼフソン・メモリ・セルｌＯの中には、
二つのジョゼフソン素子Ｊ。＋ＪＩと、意図的に十分な
値に設計されたインダクタしＲとを含む超電導閉ループ
１１があって、この超電導閉ループ１１には、外部回路
電流１ｙを選択的に流し込むため、二点ＰＩ　、　Ｐ２
にて外部回路電流線１２　、１２が接続している。

そのため、当該回路電流線１２　、１２の接続点ＰＩ。

Ｐ２を境にして見ると、超電導閉ループ１１は左枝回路
（左ブランチ）と右枝回路（右ブランチ）とに分けるこ
とができ、左ブランチ中には単位のジョゼフソン素子Ｊ
。が含まれ、右ブランチ中にはインダクタＬ、と単位の
ジョゼフソン素子Ｊ、との直列回路が含まれた格好にな
る。

左ブランチ中のジョゼフソン素子Ｊ。には、外部から印
加される制御電流■×の有無により、場合に応じてこの
ジョゼフソン素子ＪＯを選択的に零電圧状態と電圧状態
の間でスイッチングさせ得るように、あるいはまた、セ
ル構成としていわゆるポルテックス遷移（瞬間的な状態
遷移であって直ちに元の状態に戻る動作）を起こさせ得
るように、当該制御電流Ｉｘを流すための制御電流線１
３が誘導結合しており、さらに、後述のメモリ動作を不
都合なく実現するため、インダクタしＲと超電導閉ルー
プｌｌ自体には、それぞれ並列にダンピング抵抗Ｒ，，
Ｒ２が接続されている。

このような構成のセル１０では、超電導閉ループｌｌ内
に磁束量子が捕えられているか否か、換言すれば当該磁
束量子の存在に伴う永久通電流■。１．が存在するか否
かにより、記憶情報の二値論理を定義するが、便宜上、
第４図中に仮想線で示すように、超電導閉ループｌｌ内
を矢印方向（時計回り）に永久通電流１ｅｉｒが流れて
いる場合を論理“１”の記憶状態に対応させ、流れてい
ない場合を論理“０”の記憶状態に対応させる。

しかるに、まず論理“θ″の書き込みは、単に制御電流
線１３にのみ、所定の大きさの制御電流Ｉ×を流した後
、元に戻す（零にする）操作だけで行なう。

この操作以前のセルの状態が論理“０”であって、超電
導閉ループ１１内に永久通電流ｆａｉｒが流れ。

ていない場合には、制御電流Ｉ×が与えられてもその結
果は実質的に何も起こらなかったのと同じことになり、
制御電流Ｉ×の立ち下げ後、超電導閉ループｌｌ内に永
久通電流■ｃｉｒが生ずるようなこともなく、したがっ
てこれをして論理“０”の記憶状態とすることができる
。

一方、論理“０”の書き込み操作以前のセル状態が論理
“１”の記憶状態であって、超電導閉ループｌｌ内に永
久通電流Ｉｃ１ｒが流れていた場合には、ダンピング抵
抗Ｒ，、Ｒ２の値を通道することにより、ポルテックス
遷移を利用して、セル１０の記憶内容を“０”に書き換
えることができる。

すなわち、永久通電流１ｅｌｒが流れている場合には、
セルに関するしきい値曲線は流れていない場合と異なっ
ており、制御電流Ｉ×の印加で左ブランチ中のジョゼフ
ソン素子Ｊ、が一瞬でも電圧状態に遷移可能となってい
る。このジョゼフソン素子Ｊ。

の両端ｐ、　、　ｐ、は、右ブランチの超電導枝回路に
よリシャントされているが、ジョゼフソン素子は非線形
インダクタンス素子でもあるので、実際にはジョゼフソ
ン素子Ｊｏの両端に一瞬、電圧が生じた後、零電圧状態
に復帰するのである。

そこで、このジョゼフソン素子Ｊｏが電圧状態に遷移し
たタイミングでは、超電導閉ループ内を流れていた永久
通電流■ｅム、が回路電流線１２．１２に流れ去り、す
ると、セル内の状態は既に述べたように、以前に論理“
０”を記憶していたときと同様となって、セルｌＯとし
てのしきい値曲線は論理“０”記憶時のそれに従うもの
となる。

これがポルテックス遷移であり、したがってその後、こ
の制御電流Ｉ×を立ち下げれば、超電導閉ループ１１内
に磁束量子が捕えられていない状態、つまり永久遠電流
ｆａｉｒが流れていない論理“０”の記憶状態を作るこ
とができる。

論理“１”の酋き込みは、上記において制御電流ｌｘを
流した後、回路電流１ｙも流し、この回路電流１ｙを流
したまま、先に制御電流ｌｘを立ち下げ、その後に回路
電流■ｙを立ち下げることにより行なう。

このようにすると、以前のセル記憶内容が論理“０”で
あった場合には、制御電流ｆｘと回路電流■ｙとにより
ジョゼフソン素子Ｊｏを電圧状態に遷移させた後、回路
電流ｔｙは右ブランチ中にのみ全て流れて、少なくとも
一磁束量子発生に必要なエネルギがインダクタＬＲ内に
蓄えられ、したがって制御電流Ｉ×の立ち下げ後、回路
電流１ｙを取り去れば、超電導閉ループ１１内に永久通
電流ｆａｉｒが残るようになるし、以前のセル記憶内容
が論理“１”であった場合には、最初の制御電流ｌｘの
印加で既述したポルテックス遷移が生じ、記憶内容“０
″のときのしきい値曲線に従うものとなるため、結局は
上記同様に、以前のセル内容が“０″であってこわを論
理“１”に書き換える場合と同じメカニズムで、回路電
流として供給された電流成分を永久通電流１ｅｌｒとし
て超電導閉ループ内に残すことができ、磁束量子を捕獲
した状態、すなわち論、理“１”の記憶状態とすること
ができる。

読み出しは、上記書き込み時とは逆に、先に回路電流Ｉ
ｙを流してから制御電流ｌｘを流すことにより行ない、
記憶されていた二値論理情報が“０”であったか“１″
′であったかの判断は、そのときに一対の回路電流線１
２　、１２間に有意の時間以上にわたり、電圧が生ずる
か否かでなす。

セルＩＯが論理“０”を記憶していた場合、つまり永久
通電流１ａｉｒが超電導閉ループ１１内に存在していな
かった場合には、左ブランチ中のジョゼフソン素子Ｊ。

に関し、制御電流■×により誘起される電流の向きと、
回路電流１ｙの中、この左ブランチ中を流れる分流分の
向きとが同じになるため、ジョゼフソン素子Ｊ。が電圧
状態にスイッチングした後、干渉効果で右ブランチ中の
ジョゼフソン素子Ｊ、も電圧状態に遷移し、もってセル
全体としての状態が電圧状態とｄる（一対の回路電流線
１２．１２間に有意の値の電圧が生ずる）ことにより、
当該論理“０”の読み出しを行なうことができる。

一方、セルｌＯが論理“１″を記憶していた場合には、
左ブランチ中のジョゼフソン素子ＪＯに関し、回路電流
ｔｙの左ブランチ分流分の向きと、永久通電流Ｉｃ１ｒ
の向きとは丁度逆になるため、このジョゼフソン素子Ｊ
。が電圧状態にスイッチングしない状態を作ることがで
き、したがって、セル全体としても零電圧状態のままに
留まって、一対の回路電流線１２．１２間には有意の値
の電圧が生じないため、これをして論理“１′″の読み
出しとすることができる。

［発明が解決しようとする課題］ 上記特許に開示された第４図示のようなジョゼフソン・
メモリ・セル１０は、それ以前のこの種のジョゼフソン
・メモリ・セルに比せば、明らかに優れたものであった
。

例えば、制御電流ｌｘや回路電流Ｉｙは単極性で良いの
で周辺駆動回路の構成が著しく簡単化する外、原理的に
は外部線路を二本（１２、ｌ：ｌ）に留めることができ
るため、集積化する場合にも極めて有利で、全体として
小型化が図れるのみならず、製造上も有利となったから
である。

しかし、この本出願人の手になる上記ジョゼフソン・メ
モリ・セルも、本発明によるその後の実用化に向けての
実験過程において、なお改良すべき余地のあることが分
かった。

上記ジョゼフソン・メモリ・セルのように、最低でも超
電導閉ループ１１内に二つのジョゼフソン素子Ｊ。、Ｊ
ｌを含み、さらに磁束量子発生エネルギを得るため、な
いしは磁束量子干渉効果を得るため、インダクタＬＲを
要するものでは、当該インダクタＬＲの存在自体が種々
の意味で災いすることがあ７た。

まず第一に、一般にジョゼフソン回路中において所要の
大きさのインダクタンスを得るためには、物理寸法的に
かなり大きな面積を有する線路部分としてこのインダク
タを作らねばならず、したがって第４図示構成中のイン
ダクタしＲは、セル全体として小型化に上限的な制約を
生むという欠点がある。特に昨今のように、ジョゼフソ
ン素子自体としては０．５μｍ口程度にまでの微細化が
可能な状況ともなってくると、いかんせん、このインダ
クタＬＲの形成に要する面積部分の大きさが目立ってし
まう。

一方、設計性や特性上も、このインダクタしＲの存在の
故に好ましい結果の得られないこともあった。

例えば、インダクタンスとジョゼフソン素子の電流密度
の関係が複雑であることが設計性の向上を阻み、自由度
を阻害する要因となっていたし、ジョゼフソン素子゛と
インダクタの周波数応答の違いから、特に高速動作させ
ようとすると、安定性に問題が生じがちであった。

これは、いくら動作安定化のため、ダンピング抵抗Ｒ，
、Ｒ，を施したにしても、このダンピング効果には限界
があることから、根本的には解決し得ない問題であった
し、逆に、このような抵抗値の設計条件の導出や、実際
に当該抵抗を作らねばならない手間が厄介となっていた
。将来的に見て極めて高密度なジョゼフソン・メモリ空
間を構築するにも、決して望ましいことではない。

そもそも、本来的には極めて高速なスイッチング動作の
可能な素子であるジョゼフソン素子を用いていながら、
インダクタしＲの存在により、信号に伝搬遅れを生ずる
のは、何とも無粋な話であった。

本発明はこうした観点に立ち、上記特許に示されるジョ
ゼフソン・メモリ・セルをさらに改良し、上記各種欠点
を追放して、より一層の小型、高性能化の図れる基本セ
ル構造を提供せんとするものである。

［３題を解決するための手段］ 上記した特公昭６０−２０８４０号に開示のジョゼフソ
ン・メモリ・セルにおいては、インダクタンスによって
左右の枝回路に電流を分流させていたが、本発明者は、
同様の分流機能を営ませるにも、複数のジョゼフソン素
子の直列回路中にあって各素子間の位相差を利用すると
いう発想に立った。簡単に言えば、上記従来例中のイン
ダクタを複数のジョゼフソン素子の直列構成に代えたの
である。

もっとも、′こつした場合には、超電導閉ループ中に永
久通電流を選択的に生じさせ得る条件として、少なくと
も一つ一つのジョゼフソン素子の作る両端位相差の和（
ループ−巡の位相差）が全体で２ｎπでなければならな
いので、用いるジョゼフソン素子の総数には下限が生じ
、血電導閉ループに含ませるジョゼフソン素子の直列個
数の最低限度は四個となる。インダクタを用いずにジョ
ゼフソン素子のみから超電導閉ループを構成する場合、
四個以上でなければ位相差が２０πとはならない。した
がって、その中の一個を左ブランチ中の制御電流線に誘
導結合させるとすると、右ブランチ中に含ませるジョゼ
フソン素子の個数は三個となる。

しかし逆に、上記最低個数以上であれば、後述の実施例
からしても理解されるように、かなり任意に個数の増加
を図ることができる。

このような本発明ジョゼフソン・メ□モリ・セルを要旨
構成として要約すると次のようになる。

超電導閉ループの二点に回路電流線を接続し、該二点を
境に上記超電導閉ループを左右の枝回路に振り分けると
共に： ｋを１以上の整数として、上記左右の枝回路の一方の枝
回路中には該に個のジョゼフソン素子を直列に挿入し； 該に個のジョゼフソン素子の少なくとも一つには外部制
御電流線を誘導結合する一方；ｍを３以上の整数として
、他方の枝回路中には該ｍ個のジョゼフソン素子を直列
に挿入したこと： を特徴とするジョゼフソン・メモリ・セル。

［作　　用］ 本発明ジョゼフソン・メモリ・セルの作用理解の簡単化
のため、上記要旨構成におけるに、ｍにつき、まずに＝
１．ｍ≧３とし、したがって制御電流線が誘導結合する
ジョゼフソン素子の数も当然、−個（ｋ＝１）であって
、これを含む枝回路が左ブランチであったとする。

超電導閉ループ内に磁束量子が捕えられ、永久通電流（
Ｉｃｉｒとする）が流れているときを先の従来例に関す
る説明時と同様、論理“１”の記憶状態とし、読み出し
モード下において一対の回路電流線間に有意電圧値が表
れたとき、つまりセルが電圧状態に遷移したときを論理
“０”の読み出しと定義すると、論理“０”　、１”の
選択書き込みや読み出し操作は、実質的に既述した第４
図示ジョゼフソン・メモリ・セルと同様で良い。

左ブランチ中の一つのジョゼフソン素子に誘導結合した
制御電流線に選択的に流す制御電流（Ｉｘとする）の値
を設計的に通運すると、論理１ａ　ＯＩＩの書き込みは
当該制御電流ｌｘのみで、また論理“１”の書き込みは
当該制御電流ｌｘを流してから回路電流線に回路電流（
Ｉｙとする）を流し、制御電流ｌｘを立ち下げてから回
路電流Ｉｙを立ち下げるというシーケンスでなすことが
できる。

例えば、上記書き込み操作以前のセル状態が論理“０”
の記憶状態であったならば、論理“０”の書き込み関す
る上記操作は、何の変化も起こさないことは明らかであ
る。定性的に考えても、回路電流ｔｙもなく、永久通電
流１　ｅ　Ｉ’ｒもない状態では、制御電流ｌｘの印加
により、例え左ブランチ中のジョゼフソン素子に何が起
きても、当該制御電流ｌｘを除去した後は元の状態に戻
ることは簡単に後に閉じている超電導閉ループ内に永久
通電流Ｉｃ１ｒを残すことができる。

一方、上記書き込み操作以前のセル状態が論理“１”の
記憶状態であって、永久通電流ｆａｉｒが流れていた場
合には、既述のポルテックス遷移を利用することができ
る。すなわち、論理“０”の記憶のため、制御電流［ｘ
を流すことにより、この制御電流線に誘導結合している
ジョゼフソン素子に瞬間的な電圧遷移を起こさせ、永久
通電流１ｅｌｒを回路電流線に流し去らせた後、制御電
流ｌｘを立ち下げることによって、論理“０”を書き込
みし直すことができる。゛ 論理“１”の書き込み時には、以前のセル状態が論理“
１”の記憶状態であった場合にも、制御電流ｌｘの印加
に伴う上記のポルテックス遷移で永久通電流Ｉｃ、、、
が回路電流線に流れ去ることにより、実質的に一旦、セ
ルは先に説明した論理“Ｏ”の記憶状態と等価な状態に
なるため、上記した論理“０”記憶状態からの論理“１
”の記憶状態を採るシーケンスと同様となって、所期通
り、論理“１”の記憶状態が維持される。

これら書き込み操作に対し、読み出し操作は、やはりこ
れも既述した従来例同様、回路電流Ｉｙを流し、次いで
制御電流ｌｘを流した後、副層電流ＩＸを先に立ち下げ
、回持電流１．を立ち下げることにより、実質的に非破
壊的な読み出しを行なうことができる。

すなわち、回路電流ｒｙを流した状態において制御電流
ｌｘを流すと、もし仮に、セルの記憶内容が論理“１”
であって、永久通電流１’ｃ　ｉ　ｒが流れていた場合
には、制御電流線の誘導結合しているジョゼフソン素子
に関しては、この永久通電流Ｉｅｌ’ｒは印加される回
路電流分流分や制御電流に対し、逆方向電流成分となる
ため、当該ジョゼフソン素子を電圧状態に遷移させない
状況を作ることができ警ためにセル全体として見ると、
超電導状態が保たれ、回路電流線間電圧が継続的に零と
いうことでこの論理“１”の内容を読み出すことができ
る。しかも、セル状態に変化を及ぼさなかったのである
から、制御電流ＩＸおよび０警電流１１の立ち下げ後、
セルは論理“１″の記憶状態を維持することができる。

セルの記憶内容が論理“０”であった場合、制　゛御電
流ｌｘと回路電流ｘｙの相乗効果は制御電流Ｉ×により
臨界電流値を低下させられる左ブランチ中のジョゼフソ
ン素子を電圧状態に遷移させ、したがってその後は全て
の回路電流Ｉｙが右ブランチ中のジョゼフソン素子直列
回路に流れ込むため、これら直列にｍ個のジョゼフソン
素子が電圧状態に遷移し、結果としてセル全体も電圧状
態に遷移する。

そこで、回路電流線間に電圧の発生という事実で論理“
０”を読み出したならば、回路電流Ｉｙを低下させ（一
般には零に戻し）、制御電流Ｔｘをも低下させる（同様
に一般には零に戻す）ことで、超電導閉ループ内に磁束
量子の捕えられていない超電導状態に戻すことができ、
等価的な非破壊読み出しとすることができる。

ただし、本出願人はまた別途に、第４図示のような構成
を採るジョゼフソン・メモリ・セルの駆動方法における
改良として、書き込みモードでも読み出しモードでも、
制御電流と回路電流の印加シーケンスに関し、同一の順
番となるようにした方法を開発しているが、この駆動方
法は本発明のジョゼフソン素子のみから成るジョゼフソ
ン・メモリ・セルに関しても採用することができる。

これを換言すれば、本発明によるジョゼフソン・メモリ
・セルは、基本的な機能としては第４図示のジョゼフソ
ン・メモリ・セルと互換性があり、より効果的に、その
欠点のみを除去し得たものと言える。

端的に言うならば、本発明のジョゼフソン・メモリ・セ
ルは、既述した従来例に認められるような、意図的に形
成すべきインダクタやダンピング抵抗を要せず、素子間
配線路等に非意図的に形成されてしまうインダクタンス
分はある程度仕方がないものの（実際には無視可能）、
原理的にはジョゼフソン素子のみを含む超電導閉ループ
を利用し、二値論理を記憶できるものである。

そのため、末尾にまとめて記載する種々顕著なる効果を
奏し得るのであるが、次項では本発明の実施例を通じ、
本発明の理解のため、より詳細な説明を行なう。

［実　施　例］ 第１図には本発明に即して構成されたジョゼフソン・メ
モリ・セルの代表的ないし基本的な一実施例が示されて
いる。

ただし、用いる符号については、第４図に示した従来例
との対応を採るため、対応する構成子同志に同じ符号を
用いることにした。

実際上、図示のジョゼフソン・メモリ・セルＩＯにおい
て左ブランチ中に一つのジョゼフソン素子ＪＯを含ませ
る場合には、第４図示従来例における右ブランチ中のジ
ョゼフソン素子Ｊ、とインダクタしＲの直列回路を複数
ｍ個のジョゼフソン素子Ｊｌ　＋　Ｊ２　＋・・・・・
・＋Ｊ１ｍに置き代え、かつダンピング抵抗Ｒ，、Ｒ，
を省略し得たものが、本発明実施例として第１図に示さ
れるジョゼフソン・メモリ・セルとなるからでもある。

まず、この実施例におけるジョゼフソン・メモリ・セル
ＩＯの静的な構成から説明すると、このジョゼフソン・
メモリ・セルＩＯの中には、本発明要旨構成におけるに
＝１の場合として、−個のジョゼフソン素子Ｊｏと、３
以上の整数であるｍ個のジョゼフソン素子Ｊｌ　ｅ　Ｊ
２　＋・・・・・・、Ｊ、とからのみ成る超電導閉ルー
プ１１があって、この超電導閉ループ１１中には、非意
図的に素子間配線路等に形成されてしまうインダクタン
ス成分を除き、少なくとも意図的にはインダクタンス成
分も抵抗成分も形成しないようにしである。

実際上、各ジョゼフソン素子を例えば０．５μｍ口程度
以下に形成するような場合には、これに見合った線幅で
の配線路には有意のインダクタンスが形成されず、無視
可能と考えて良い。

しかるに、超電導閉ループ１１には、後述するように必
要に応じ、この中に選択的に外部回路電流ｌｙを流し込
むため、当該ループ上の二点ｐ、　、　ｐ２にて外部回
路電流線１２　、１２が接続している。

そこで、この回路電流線１２．１２の接続点ｐ、　、　
ｐ２を境にして見ると、超電導閉ループｌ！は左枝回路
（左ブランチ）と右枝回路（右ブランチ）とに分けるこ
とができ、この実施例の場合、左ブランチ中に（ｋ＝）
１個の単位ジョゼフソン素子Ｊ０が・・含まれ、右ブラ
ンチ中にｍ個のジョゼフソン素子Ｊ、　、　Ｊ、　、・
・・・・・、Ｊｌの直列回路が含まれている。

左ブランチ中のジョゼフソン素子Ｊ。には、外部から印
加される制御電流ｌｘの有無により、場合に応じてこの
ジョゼフソン素子Ｊ。を選択的に零電圧状態と電圧状態
の間でスイッチングさせ得るように、あるいはまた先に
述べたいわゆるポルテックス遷移を起こさせ得るように
、当該制御電流ｌｘを流すための制御電流線１３が誘導
結合している。

このような基本構成の本発明ジョゼフソン・メモリ・セ
ルｌＯにおいて、確実な動作を保証し、かつ、動作マー
ジンを広く採るためには、第２図に即して後述するよう
な設計例に従って、各ジョゼフソン素子の臨界電流値Ｉ
０や個数に、ｍ等を設定すると良いが、ここではまず、
第１図示のセル１０にそうした望ましい設計が施された
ものとして、第３図示のしきい値曲線を利用し、本実施
例のジョゼフソン・メモリ・セルの動作について説明す
る。

ここでは、超電導閉ループ１１内に磁束量子が捕えられ
ていて、永久通電流ｆｃｉｒが図示のように時計回りに
存在するときを論理“１”の記憶状態と定義し、したが
って論理“０”の記憶状態は、こうした永久遠電流■ｅ
Ｉｒがない状態とする。

また、第３図示の本ジョゼフソン・メモリ・セルの１ｘ
−１ｙＬきい値特性において、曲線Ｃ（Ｏ）はセルｌＯ
が論理“０”を記憶しているときのしきい値曲線、曲線
Ｃ（１）はセルＩＯが論理“ビを記憶しているときのし
きい値曲線であり、各曲線において点線で示されている
部分は、いわゆるポルテックス遷移を起こし得る領域で
ある。動作マージンは実質的に曲線Ｃ（０）　、　Ｃ（
１）がｌｙ軸方向に互いに離れている程、大きくなり、
後述する設計例に示されるように、最大ではＩｙ輪軸上
最大臨界電流値比にして　１，５倍程度まで採ることが
できる。

さらに、同第３図中、原点０から時計回りに順次に点ａ
、ｂ、ｃをたどって原点０に戻る太線で示された経路は
、書き込みモードや読み出しモード下において、これら
に沿い、制御電流ｌｘ、回路電流ｒｙが所定の仕方で行
ったり来たりする経路である。

まず論理“０”の書き込みにつき考えるに、これは例え
ば、単に制御電流線１３にのみ、所定の大きさの制御電
流１ｘ＝ｃ（第３図）を流した後、元に戻す（零にする
）操作だけで行なう。

便宜上、制御電流ｌｘを第３図中の原点０から点Ｃに相
当する量まで流す操作を“ｌｘ／″と示し、逆に原点０
に戻す操作を“Ｉ×＼”と表記する。同様に回路電流１
ｙに関しても、Ｉｙ−ａの値まで、当該回路電流１ｙを
流す操作を“Ｉ３１／”と示し、零ないし原点０に戻す
操作を“Ｉｙ＼”と表記する。

したがって、上記の論理“０”の書き込み操作シーケン
ス０は、 ＠＝Ｉｘ／＝＞ＩｘＸ。

と表せる。合同記号“ミ”は、当該シーケンス■の内容
が右の項に示されるものであることを示す意味であり、
矢印記号“う”は、操作の順番を示している。これら記
号についての約束は、以下でも同様とする。

このようにすると、この操作以前のセル１０の状態が論
理“０”であって、超電導閉ループ１１内に永久通電流
Ｉｃ１ｒが流れていない場合には、第３図中、原点０か
らＩｘ軸上の点Ｃに至って再び原点０に戻る電流軌跡°
となる。この電流軌跡を０°とすると、 ■ゝミ０埠ｃ　−＞　。

となるが、この軌跡を追っかけると分かるように、論理
“０″の記憶状態にあるセルに関しては、そのしきい値
曲線Ｃ（０）をいかなる部位においても横切ることがな
いため、セルｌＯの内容に影響を与えることはなく、何
の変化も置きない。したがって書き込みモード終了時（
制御電流ｌｘの立ち下げ後）にあけるセル１０の記憶内
容は“０″であり、逆に言えば、所期通りに論理“０”
を書き込めたことになる。

これに対し、以前のセル内容が論理“１”であり永久通
電流１ｃｉｒが存在していた場合には、第３図示の特性
曲線はＣ（ｔ）に従い、上記シーケンス０に伴う上記電
流軌跡■°で“ｏ　＝＞　ｃ”のときに第３図中の点Ｒ
にて点線で示されているしきい値Ｃ（ｔ）のポルテック
ス遷移領域を横切るため、ここで論理“０”に書き込ま
れる。

つまり、所定値Ｒ以上の制御電流ｌｘの印加で左ブラン
チ中のジョゼフソン素子Ｊ。が−瞬、電圧状態に遷移し
、永久通電流ＩｃＩ、、が回路電流＋１！１１１２に流
れ去ることにより、実質的に論理“０”の書き込み状態
となる。

論理“０”が書き込まれれば、“ｃ　＝＞　ｏ　”の戻
り経路時にはどこのしきい値曲線部分をも横切らないた
め、制御電流■×の立ち下がりによる書き込みモード終
了以降、当該セル内容は予定通りに論理“０”となる。

次いで論理“１”の書き込みにつき考えるが、これの操
作シーケンス■は、 ■＝ｌｘ／埠１ｙ／−＞１ｘ−埠１ｙ％とすることがで
きる。

第３図中の太線経路に沿えば、このときの電流軌跡■°
は、 ■’　＝ｏ６ｃ：３ｂ＝＞ａ６゜ となる。

この書き込み操作以前のセル内容が論理“０”であり、
第３図中のしきい値曲線Ｃ（０）に即す場合には、上記
■中、“Ｉｘ／″とした後のＩｙ／”に伴う■゛中の電
流軌跡部分“ｃ　−＞　ｂ“の過程で、当該曲線Ｃ（０
）が点Ｐにおいて下から上に横切られるため、セルｌＯ
内に論理“ｌ”が書き込まれる。

この過程においては、図中、点Ｑをも下から上に横切７
ているが、この点Ｑは論理“１″に関するしきい値曲線
Ｃ（１）上にあるので、関係がない。

以上のようにして超電導閉ループｌｌ内に磁束量子が捕
獲されたならば、上記シーケンス■中、引き続いて“ｌ
ｘ入−＞Ｉｙ−”とすることにより、安定に当該論理“
１”の記憶状態を保持したまま、書き込みモードを終え
ることができる。電流軌跡で言えば、点Ｐを下から上に
越えた時点でしきい値曲線は曲線Ｃ（１）に沿うものと
なるため、引きつづいての“ｂ　＝＞　ａ　＝＞　ｏ”
なる過程では、最早、セルに何の影響をも与えないから
である。

この論理“ｌ”の書き込みモード開始以前のセル１０の
記憶内容が論理“１”であった場合には、実質的には破
壊読み出しから再書き込み手順に準じて元通りに論理“
１”が記憶し直される。

すなわち、上記シーケンス■に従い、電流軌跡■°中の
“Ｏ−＞　Ｃ”の過程では、点線で示されているしきい
値曲線（：（１）を点Ｒで左から右に横切るため、既に
説明したポルテックス遷移により、セルは一旦、論理“
０″の記憶状態にセットされる。

こうなれば、後の過程は上記論理“０”の記憶状態から
論理“１”への書き換え過程と同様となり、次の“Ｉｙ
／”に伴う電流軌跡部分“ｃ　＝＞　ｂ”の過程で、曲
線Ｃ（０）が点Ｐにおいて下から上に横切られるため、
セルｌＯ内に論理“１”が書き込まれ、その後、上記シ
ーケンス■中、引き続いての“ｌｘ＼＝＞Ｉｙ＼”に伴
う“ｂ　＝＞　ａ　６　ｏ　”なる過程で、安定に当該
論理“１”の記憶状態を保持したまま、書き込みモード
を終えることができる。

これに対し、読み出しモード下における読み出しシーケ
ンス■は、 ■＝Ｉｙ／啼ｌｘ／啼ｌｘ−啼Ｉｙ− とすることができ、したがってこのときの電流軌跡０゛
は、 ■’　＝ｏ６ａａｂ＝ＯＬ＝＞。

となる。

ここで、セルｌＯの超電導閉ループ１１内に永久還電流
１ｃｌｒが流れていた場合、つまり論理′１”が記憶さ
れていた場合には、上記シーケンスＯ中の最初の“Ｉｙ
／６１ｘ／”に伴う“ｏ　＝＞　ａ　−＞　ｂ”なる経
路は、完全にしきい値曲線Ｃ（ｔ）にて画される零電圧
状態領域内での電流変化となるため、何の変化をも起こ
さず、セル１０としては零電圧状態を維持し、これをし
て論理“１”の読み出しと判断することができ、その後
、引き続く“ｂ　：＞　＆：＞　Ｏ”なる経路で元の状
態に戻せば、セル内容に変化なく、定常状態に戻すこと
ができる。

一方、セルｌＯの記憶内容が論理“０”であった場合に
は、当然、第３図中、しきい値曲線Ｃ（０）に即しての
動作となるため、上記シーケンス０中の“Ｉ　ｙ／　：
３１　ｘ／　’″に伴う“ｏ　６　ａ　＝＞　ｂ”なる
経路は、点Ｓにて当該しきい値曲線Ｃ（０）を左がら右
にれて、定常状態に戻る。

実際上、上記の操作シーケンスやこれに伴うメカニズム
自体は、すでに第４図に即して説明した従来例セルと同
様である。異なるのは、こうした同様の機能を営むのに
も、インダクタや抵抗を必要とせず、十分な安定性を確
保し得ることである。

もつとも、本発明ジョゼフソン・メモリ・セルも、第４
図示の従来例におけるジョゼフソン・メモリ・セルも、
本出願人が別途に開示する他の操作シーケンスに即して
の動作も可能である。

例えば、上記した操作シーケンスにおいては、論理“１
″の書き込み操作シーケンス■と、読み出し操作シーケ
ンス■は、異なる順番に従うものとな９ていた。原理的
にはそれで何等差支えないのであるが、実際には、選択
的に所定のタイミングで制御電流ｌｘや回路電流１ｙを
発生させたり除去させたりする周辺駆動回路系を構築す
る場合、遅延回路等を用いて制御電流Ｉｘと回路電流１
ｙの発生順番を異ならせることが多く、回路構成自体が
複雑化する傾向がある。

そこで例えば、順番ではなく、回路電流１ｙの電流値を
変えることで、同じ順番でも書き込みモードと読み出し
モードを区別可能なこともある。簡単には次のように説
明できる。

上記において論理“１”の書き込みシーケンス■は、 ■＝ｌｘ／−＞Ｉｙ／埠Ｉ×＼う■ｙ＼となっており、
対して読み出しシーケンスＯは、０＝Ｔｙ１３Ｉｘｚ’
＞ＩｘＸ、−＞ｒｙ％となっていて、ｌｘ、Ｉｙの印加
、除去関係が丁度、逆になっていた。

しかし例えば、ここで読み出し時に印加する回路電流ｘ
ｙの値Ｙｒに対し、論理“１”の書き込み時に印加する
回路電流１ｙの値Ｙ、を小さくし、論理“１”の書き込
み時における第３図示の点ａを下げて、ここから点すに
向けての電流経路がしきい値曲線Ｃ（０）の点線で示す
ポルテックス遷移領域を左から右に横切るようにすれば
、読み出し時のシーケンス０と同一のシーケンスで論理
“１″の書き込みを行なえるようになる。

さらに、図示の場合はしきい値特性の専ら第一象限に即
しての動作としたが、必要ならば第四象限における動作
も可能であり、その他の象限にての動作も条件によって
は不可能ではない。もちろん、その場合には、第三象限
利用型で制御電流Ｉ×も回、路電流Ｉｙも共に負領域の
電流値関係としない限り、全ての電流値関係の単極性を
保ち得るという効果は犠牲になる。

次に、本発明ジョゼフソン・メモリ・セルを実現する場
合の設計例につき、参考のため、述べて置く。

第１図に示されるように、永久通電流Ｌｉｒに関しては
時計回り方向を正とし、左ブランチに関してこの永久通
電流■ｅＩｒが図中、下から上に流れる電流なＩ１、右
ブランチに関しては上から下に流れる電流をＩＲとする
。

また、超電導閉ループ１１を構成する各ジョゼフソン素
子Ｊ。、　Ｊｌ　、　Ｊ２　、・・・・・・、Ｊ、がそ
れぞれ分担する位相差をそれぞれθ。、θ１．θ２．・
・・・・・、０１、各ジョゼフソン素子Ｊ。＋　Ｊｌ　
＋　Ｊ２　＋・・・・・・、Ｊ、の各臨界電流値を■。

＋Ｉｌ＋１２＋・・・・・・＋１ｍとする。

本来的には、各ジョゼフソン素子の臨界電流値１０、　
ｌ、　、　Ｉ２．・・・・・・＋Ｌは全て異なっていて
も最適設計は可能であるが、ここでは計算の簡単のため
、まずは右ブランチ中のｍ個の各ジョゼフソン素子Ｊ１
．・・・・・・、Ｊ、は、全て同じ値の臨界電流値１ｓ
ａｌｌを持つものとする。これは結局、当該ｍ個のジョ
ゼフソン素子は全て同じ位相差ＯＲを持つことを意味す
る。

しかるに、永久遠電流１ｅ１ｒを生じさせるためには、
少なくとも超電導閉ループ１１内の位相条件が、 ０゜＋０．＋−−−−−−＋０．＝θ。十ｍ・０Ｒ＝２
ｒｒＫ；ただし、　ｎ＝土０．±１．±２．・・・・・
・・・・・・・（１） でなければならない（ｎ−０の場合は永久通電流■。、
ｒが存在しない場合に対応）。

一方、超電導閉ループｌＯに対し、図示方向の回路電流
［ｙを流すことを考えると、左ブランチ中のジョゼフソ
ン素子を流れる永久通電流成分ＩＬは逆方向となるから
、 Ｉｙ＝　−ＩＬ＋　ｌ＊＝　−１，・５ｉｎＯ０＋　Ｉ
−Ｒ−ｓｉｎＯ。

・・・・・・（２） １、＝ＩＣ，，＝１０・ｓｉｎｇ。

・・・・・・（３） なる式を挙げることができる。

ここでさらに、最も簡単で済む設計を目指し、左右ブラ
ンチ中の全てのジョゼフソン素子の臨界雷流値も同じ（
■。”　Ｉ−Ｒ）としてしまい、永久還電流１ｃｌｒが
存在するときに位相差が２πとなるように、つまり、ｎ
＝１としてし、まえば、上記　（１）〜（３）式から、 ■ｅ１．．＝：Ｉ０・Ｓｉｎ［２ｄ（ｍ＋１）］・・・
・・・（４） が得られ、逆にこの式は、当該永久還電流■。鳳、を得
るために必要な（論理“１”の書き込みに必要な）、右
ブランチ中に流さなければならない最低電流値１．。と
じて考えることもできる。

こうした式に基づき、右ブランチ中に含ませるジョゼフ
ソン素子の数ｍをパラメータとして計算した結果が第２
図に示されている。

本図では、当該論理“１”の書き込に必要で右ブランチ
中へ印加すべき電流値Ｌｅｅは、個々のジョゼフソン素
子の臨界電流値■。で規格化して示してあり、また、実
質的に動作マージンを表すことができる論理“０“記憶
時と論理“１”記憶時のセルの臨界電流値の比１ｙ（１
）／Ｉｙ（０）も併せて計算し、示しである。

なお、論理“１”記憶時のセルの臨界電流値の最大値Ｉ
ｙ（１）は、第３図のしきい値曲線上では、実線のしき
い値曲線Ｃ（１）におけるｔｙ軸切片に相当し、同様に
論理“０”記憶時のセルの臨界電流値の最大値１ｙ（０
）は、第３図のしきい値曲線上で実線のしきい値曲線Ｃ
（０）におけるｔｙ軸切片に相当する。

本第２図からまず明らかになることは、動作マージンの
大きさ゛を示し得る比１ｙ（１）／Ｉｙ（０）は、右ブ
ランチ中のジョゼフソン素子の個数ｍの変化に対しても
変化が少なく、望ましいことに約１．５倍程度は得られ
ていることである。

一方、上記では簡単のため、右ブランチ中の全てのジョ
ゼフソン素子の臨界電流値は同じとしたが、一般論とし
ては、論理“１”の記憶に要する右ブランチ中への供給
電流値１　ｍｅ、、は、当然、当該右ブランチ中に含ま
れるジョゼフソン素子の中で最小の臨界電流値を持つも
のの当該臨界電流値よりも小さくなければならないが、
これについても動作マージンの観点からは、少なくとも
その臨界電流値の半分程度以上の値は欲しい所である。

余り小さな値では信号対ノイズ比特性上でも望ましくな
い。

そこで、この計算例の場合でも、当該臨界電流値Ｉ。の
半分以上となる範囲で個数ｍの上限を見てみると、ｍ≦
１０が望ましいことが読み採れる。

もっとも上記計算例は、あくまで簡単な設計例を求めて
の一例であり、本発明を実現する上での必須要件ではな
い。逆に本発明が開示された以上、各場合につき、当業
者であれば最適設計が可能である。

例えば上記設計例から推して、位相差２ｎπを満たす上
で必要な超電導間°ループ内の最低ジョゼフソン素子個
数（ｋ＋ｍ）が４以上であれば、かなり任意に個数の増
加を図ることができ、左ブランチ中に含ませるジョゼフ
ソン素子Ｑ数も一つに限らず、二つ以上として良く、少
なくともその一つに制御電流線１２が作用可能に結合し
ていれば良い。この場合、例えばに＝２になったからと
言って、右ブランチ中のジョゼフソン素子個数ｍに関す
る最低値３が二倍の６になるという必然性はなく、（ｋ
　＋　ｍ　）個のジョゼフソン素子の位相差の和がルー
プ−巡で２ｎπとなっていれば良い。

むしろ、この用いるジョゼフソン素子数の増加に関して
は、理論的に求められる上限よりも、無駄に数を増やさ
ないで良い実際的、実用的な条件によって上限個数が設
計的に定まってくると言って良い。余り数を増やすと、
本発明のジョゼフソン・メモリ・セルでは抵抗やインダ
クタを必須とせず、極めて小型なジョゼフソン素子のみ
から作成可能とは言え、せっかくの大幅な小型化が阻ま
れるし、製作上も面倒な三次元多層構造等が要求される
ことが考えられるからである。

なお、上記実施例の操作シーケンスにおいて、特に論理
“０”の書き込みに示されるように、本ジョゼフソン・
メモリ・セルは制御電流Ｉｘのみで論理“θ″の書き込
みを行ない得るので、実際にこのジョゼフソン・メモリ
・セルをＸ行Ｙ列に組んで二次元メモリ空間を構成し、
Ｘ−Ｙ一致アドレス方式を採用した場合、同じ制御電流
線１３に接続された複数個のセルは、この制御電流線に
制御電流Ｉ×を流すと全て一遍に論理“０”に強制的に
書き換えられてしまうことが起こり得る。

これを防ぎ、所定のセルにのみ、論理“Ｏ”なり論理“
１”を書き込むには、書き込み対象としない他のセルは
、少なくとも書き込み対象のセルに対して制御電流ｌｘ
が“ｌｘ／″′どなるタイミング以前に“ｌｙ／”とな
るように、つまりは読み出しモードに準するようにして
置くことが良い。

［効　　果］ 本発明によると、下記に列記するように、種々顕著なる
効果を得ることができる。

■　動作条件がジョゼフソン素子の量子干渉効果によフ
てのみ規定されるので、従来のようにインダクタンスや
ダンピング抵抗の値にまで配慮しての複雑な設計手法を
採らなくて良く、設計が極めて簡単化する外、設計の自
由度も増す。

■　必要な値のインダクタンスを得るためには寸法的に
かなり大きな面積部分を確保しなければならないインダ
クタや抵抗が不要なため、ジョゼフソン素子微細化の好
影響をそのままに享受でき、極めて小型なメモリ・セル
を提供することができる。

■　周波数依存性の高いインダクタを用いないため、外
部制御信号、回路電流信号の立ち上がり、立ち下がり特
性に鈍りを生じず、ジョゼフソン素子の本来的に持つ超
−速性を遺憾なく発揮できる。

■　永久通電流を流すべき超電導閉ループがインダクタ
ンスを含まない強結合ループであるため、スイッチ条件
が不安定となるいわゆるグレイ−・ゾーンを排斥でき、
高い安定性を得ることができる。

【図面の簡単な説明】

第１図は本発明に従って構成された望ましい一実施例を
示すジョゼフソン・メモリ・セルの概略構成図、第２図
は設計例の説明図、第３図は第１図示のジョゼフソン・
メモリ・セルの動作をしきい値曲線の一例を用いて説明
する説明図、第４図は従来提案されて°いた磁束量子記
憶型ジョゼフソン・メモリ・セルの中でも最も優れてい
ると考えられるものの代表的−例の概略構成図、である
。 図中、１０は全体としてのジョゼフソン・メモリ・セル
、１１は超電導閉ループ、１２は回路電流線、１３は制
御電流線、ＪＯ＋ＪＩ＋・・・・・・、Ｊｌはジョゼフ
ソン素子、【Ｘは制御電流、ｔｙは回路電流、Ｉｃ１ｒ
は永久通電流、である。 指定代理人　　　　　　工業技術院 電子技術総合研究所長 回路電流（Ｙ選択電流）Ｉｙ 回路電流（Ｙ選択電流Ｈｙ

Claims (1)

1. 【特許請求の範囲】 超電導閉ループの二点に回路電流線を接続し、該二点を
   境に上記超電導閉ループを左右の枝回路に振り分けると
   共に： ｋを１以上の整数として、上記左右の枝回路の一方の枝
   回路中には該ｋ個のジョゼフソン素子を直列に挿入し； 該ｋ個のジョゼフソン素子の少なくとも一つには外部制
   御電流線を誘導結合する一方； ｍを３以上の整数として、他方の枝回路中には該ｍ個の
   ジョゼフソン素子を直列に挿入したこと； を特徴とするジョゼフソン・メモリ・セル。