JPH0363219B2 - - Google Patents
Info
- Publication number
- JPH0363219B2 JPH0363219B2 JP56040111A JP4011181A JPH0363219B2 JP H0363219 B2 JPH0363219 B2 JP H0363219B2 JP 56040111 A JP56040111 A JP 56040111A JP 4011181 A JP4011181 A JP 4011181A JP H0363219 B2 JPH0363219 B2 JP H0363219B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- dielectric
- semiconductor device
- oxide film
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置に関する。
従来、第１図に示す如く、基板にサフアイアを
用いて基板と素子の誘電体分離を図つた所謂SOS
（Silcon on Sapphire）構造の半導体装置が使用
されている。この半導体装置は、同図に示す如
く、例えば相補型のMOSトランジスタの場合、
サフアイア基板１上の所定領域にＮ型半導体層２
を形成し、これにソース３とドレイン４を形成し
て夫々に接続する取出電極５とゲート電極６を形
成したＰチヤネルトランジスタ７と、サフアイア
基板１上にＰ型半導体層８を形成しソース９とド
レイン１０を形成して夫々に接続する取出電極１
１とゲート電極１２を形成したＮチヤネルトラン
ジスタ１３とを有している。Ｐチヤネルトランジ
スタ７とＮチヤネルトランジスタ１３は、酸化膜
１４によつて素子分離されている。また、その表
面にはリンケイ酸化ガラス（PSG）からなる保
護膜１４が形成されている。なお、図中６ａ，１
２ａは、ゲート酸化膜、６ｂ，１２ｂはゲートで
ある。このようなSOS構造の半導体装置１５に
は、次のような欠点がある。サフアイア基板１
を使用しているために価格が高くなる。サフア
イア基板１の成分であるアルミニウムが、各々の
トランジスタ７，１３を形成する際に施す800〜
1200℃の高温熱処理によつてサフアイア基板１上
の半導体層２，８中に拡散し、半導体層２，８内
の不純物濃度の制御を著しく困難にする。その結
果、所望の電気特性を得られなくなる場合があ
る。
用いて基板と素子の誘電体分離を図つた所謂SOS
（Silcon on Sapphire）構造の半導体装置が使用
されている。この半導体装置は、同図に示す如
く、例えば相補型のMOSトランジスタの場合、
サフアイア基板１上の所定領域にＮ型半導体層２
を形成し、これにソース３とドレイン４を形成し
て夫々に接続する取出電極５とゲート電極６を形
成したＰチヤネルトランジスタ７と、サフアイア
基板１上にＰ型半導体層８を形成しソース９とド
レイン１０を形成して夫々に接続する取出電極１
１とゲート電極１２を形成したＮチヤネルトラン
ジスタ１３とを有している。Ｐチヤネルトランジ
スタ７とＮチヤネルトランジスタ１３は、酸化膜
１４によつて素子分離されている。また、その表
面にはリンケイ酸化ガラス（PSG）からなる保
護膜１４が形成されている。なお、図中６ａ，１
２ａは、ゲート酸化膜、６ｂ，１２ｂはゲートで
ある。このようなSOS構造の半導体装置１５に
は、次のような欠点がある。サフアイア基板１
を使用しているために価格が高くなる。サフア
イア基板１の成分であるアルミニウムが、各々の
トランジスタ７，１３を形成する際に施す800〜
1200℃の高温熱処理によつてサフアイア基板１上
の半導体層２，８中に拡散し、半導体層２，８内
の不純物濃度の制御を著しく困難にする。その結
果、所望の電気特性を得られなくなる場合があ
る。
本発明は、かかる点に鑑みてなされたもので低
消費電力で高速動作を達成できるとともに、製造
コストの低減を図つた半導体装置を提供するもの
である。
消費電力で高速動作を達成できるとともに、製造
コストの低減を図つた半導体装置を提供するもの
である。
以下、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
第２図Ｆは、本発明の一実施例の断面図であ
る。図中２０は、Ｐ導電型の半導体基板である。
半導体基板２０の所定領域には、Ｐ導電型の素子
領域２１とＮ導電型の素子領域２２が形成されて
いる。各々の素子領域２１，２２は、その周囲と
直下の領域を囲むようにして形成された誘電体領
域２３で分離されている。薄い酸化膜２３ｃ（500
〜1000Å）２３ｃを介した素子領域２１，２２の
周囲を囲む第２誘電体領域２３ａは、例えばホウ
素・リン・ケイ素の化合物からなる誘電体で形成
されている。素子領域２１，２２の直下の第１誘
電体領域２３ｂは、例えば二酸化ケイ素からなる
酸化層で形成されており、誘電体の直下及び素子
領域２１，２２の直下で一体に連なつている。こ
の誘電体領域２３は、各各の素子領域２１，２２
を半導体基板２０から完全に誘電体分離するもの
である。誘電体領域２３としては、このような完
全な誘電体分離作用を呈すものであれば前述の誘
電体や酸化層など形成可能なものであれば如何な
るものでも良い。誘電体からなる第２誘電体領域
２３ａの深さ及び酸化層からなる第１誘電体領域
２３ｂの深さ等の形状は、素子領域２１，２２に
形成する素子の仕様に応じて適宜設定するのが望
ましい。
る。図中２０は、Ｐ導電型の半導体基板である。
半導体基板２０の所定領域には、Ｐ導電型の素子
領域２１とＮ導電型の素子領域２２が形成されて
いる。各々の素子領域２１，２２は、その周囲と
直下の領域を囲むようにして形成された誘電体領
域２３で分離されている。薄い酸化膜２３ｃ（500
〜1000Å）２３ｃを介した素子領域２１，２２の
周囲を囲む第２誘電体領域２３ａは、例えばホウ
素・リン・ケイ素の化合物からなる誘電体で形成
されている。素子領域２１，２２の直下の第１誘
電体領域２３ｂは、例えば二酸化ケイ素からなる
酸化層で形成されており、誘電体の直下及び素子
領域２１，２２の直下で一体に連なつている。こ
の誘電体領域２３は、各各の素子領域２１，２２
を半導体基板２０から完全に誘電体分離するもの
である。誘電体領域２３としては、このような完
全な誘電体分離作用を呈すものであれば前述の誘
電体や酸化層など形成可能なものであれば如何な
るものでも良い。誘電体からなる第２誘電体領域
２３ａの深さ及び酸化層からなる第１誘電体領域
２３ｂの深さ等の形状は、素子領域２１，２２に
形成する素子の仕様に応じて適宜設定するのが望
ましい。
Ｐ導電型の素子領域２１内にはＮ導電型のソー
ス２４、ドレイン２５が形成されている。ソース
２４、ドレイン２５間の素子領域２１上には、ゲ
ート酸化膜２６を介してゲート２７ａ及びゲート
取出電極２７が形成されている。ソース２４、ド
レイン２５上にはそれぞれに接続する取出電極２
８が形成されている。
ス２４、ドレイン２５が形成されている。ソース
２４、ドレイン２５間の素子領域２１上には、ゲ
ート酸化膜２６を介してゲート２７ａ及びゲート
取出電極２７が形成されている。ソース２４、ド
レイン２５上にはそれぞれに接続する取出電極２
８が形成されている。
Ｎ導電型の素子領域２２内には、Ｐ導電型のソ
ース２９、ドレイン３０が形成されている。この
ソース２９、ドレイン３０間の素子領域２２上に
はゲート酸化膜３１を介してゲート３２ａ及びゲ
ート取出電極３２が形成されている。ソース２
９、ドレイン３０上には取出電極３３が形成され
ている。
ース２９、ドレイン３０が形成されている。この
ソース２９、ドレイン３０間の素子領域２２上に
はゲート酸化膜３１を介してゲート３２ａ及びゲ
ート取出電極３２が形成されている。ソース２
９、ドレイン３０上には取出電極３３が形成され
ている。
Ｐ導電型の素子領域２１に形成されたＮチヤネ
ル型トランジスタ３４とＮ導電型の素子領域２２
に形成されたＰチヤネル型トランジスタ３５とは
誘電体領域２３とその上に形成された酸化膜３６
で素子分離されている。各々のトランジスタ３
４，３５上及び酸化膜３６上にはリンケイ酸化ガ
ラスからなる保護膜３７が形成されている。
ル型トランジスタ３４とＮ導電型の素子領域２２
に形成されたＰチヤネル型トランジスタ３５とは
誘電体領域２３とその上に形成された酸化膜３６
で素子分離されている。各々のトランジスタ３
４，３５上及び酸化膜３６上にはリンケイ酸化ガ
ラスからなる保護膜３７が形成されている。
このように構成された半導体装置３８は、各々
の素子領域２１，２２が酸化膜２３ｃを介在した
誘電体からなる第２誘電体領域２３ａとその直下
に一連に形成された酸化層からなる第１誘電体領
域２３ｂによつて半導体基板２０から完全に誘電
体分離されていので寄生容量を極めて小さくする
ことができる。その結果、高速動作を達成し、し
かも動作時の消費電力を激滅させることができ
る。また、素子領域２１，２２を誘電体からなる
第２誘電体領域２３ａで分離した構造にすること
によつて、素子領域２１，２２の形状精度を高く
できるので素子領域２１，２２を形成するために
必要な面積を小さくして集積度を著しく向上させ
ることができる。また、半導体基板２０にはサフ
アイア基板を用いていないので製造コストを安く
することができる。
の素子領域２１，２２が酸化膜２３ｃを介在した
誘電体からなる第２誘電体領域２３ａとその直下
に一連に形成された酸化層からなる第１誘電体領
域２３ｂによつて半導体基板２０から完全に誘電
体分離されていので寄生容量を極めて小さくする
ことができる。その結果、高速動作を達成し、し
かも動作時の消費電力を激滅させることができ
る。また、素子領域２１，２２を誘電体からなる
第２誘電体領域２３ａで分離した構造にすること
によつて、素子領域２１，２２の形状精度を高く
できるので素子領域２１，２２を形成するために
必要な面積を小さくして集積度を著しく向上させ
ることができる。また、半導体基板２０にはサフ
アイア基板を用いていないので製造コストを安く
することができる。
次に、この半導体装置３８の製造方法を第２図
Ａ乃至同図Ｆを参照して説明する。
Ａ乃至同図Ｆを参照して説明する。
まず、第２図Ａに示す如く、シリコン単結晶か
らなる半導体基板２０の所定領域に、例えばホト
レジスト膜３９を１〜2μｍ形成する。次いで、
半導体基板２０の素子形成予定領域２１ａに対応
する部分が残存するようにホトレジスト膜３９に
写真蝕刻法により開口部４０を形成する。次い
で、このホトレジスト膜３９をマスクにして半導
体基板２０に、リアクテイブ、イオン、エツチン
グ（R.I.E.Reactive Ion Etching）イオンエツチ
ング等の異方性エツチングを施し、素子領域２
１，２２を形成するための溝４１を形成する。
らなる半導体基板２０の所定領域に、例えばホト
レジスト膜３９を１〜2μｍ形成する。次いで、
半導体基板２０の素子形成予定領域２１ａに対応
する部分が残存するようにホトレジスト膜３９に
写真蝕刻法により開口部４０を形成する。次い
で、このホトレジスト膜３９をマスクにして半導
体基板２０に、リアクテイブ、イオン、エツチン
グ（R.I.E.Reactive Ion Etching）イオンエツチ
ング等の異方性エツチングを施し、素子領域２
１，２２を形成するための溝４１を形成する。
次に、同図Ｂに示す如く、ホトレジスト膜３９
を除去した後、半導体基板２０の露出された表面
全面に酸化膜４２を熱酸化により厚さ約300Å形
成する。次いで、この酸化膜４２の表面にチツ化
シリコン膜からなる保護膜４３をC.V.D.
（Chemical Vapor Deposition）法により厚さ約
2500Å形成する。
を除去した後、半導体基板２０の露出された表面
全面に酸化膜４２を熱酸化により厚さ約300Å形
成する。次いで、この酸化膜４２の表面にチツ化
シリコン膜からなる保護膜４３をC.V.D.
（Chemical Vapor Deposition）法により厚さ約
2500Å形成する。
次に、同図Ｃに示す如く、写真蝕刻法により素
子形成予定領域２１ａ，２２ａ上にレジスト膜を
残し異方性エツチングにより溝４１の底部４１ａ
に対応する部分の保護膜４３及び酸化膜４２を除
去し、底部４１ａを露出せしめる。ここで、底部
４１ａを露出せしめるのは、次工程で底部４１ａ
の直下及び素子形成予定領域２１ａ，２２ａの直
下に一体に連なる第１誘電体領域２３ｂを形成す
るためである。従つて、保護膜４３だけを除去し
て酸化膜４２を残存させておいても良い。
子形成予定領域２１ａ，２２ａ上にレジスト膜を
残し異方性エツチングにより溝４１の底部４１ａ
に対応する部分の保護膜４３及び酸化膜４２を除
去し、底部４１ａを露出せしめる。ここで、底部
４１ａを露出せしめるのは、次工程で底部４１ａ
の直下及び素子形成予定領域２１ａ，２２ａの直
下に一体に連なる第１誘電体領域２３ｂを形成す
るためである。従つて、保護膜４３だけを除去し
て酸化膜４２を残存させておいても良い。
次に、同図Ｄに示す如く、これに熱酸化を施
す。素子形成予定領域２１ａ，２２ａは保護膜４
３で覆われており、溝４１の底部４１ａだけが露
出されているので、酸化は底部４１ａからその下
方の領域に向つて進行する。又横方向及び上方に
は底部の周囲４１ｂを中心として同心円（断面図
では）状に進行する。その結果、溝４１の底部４
１ａの直下及び素子形成予定領域２１ａ，２２ａ
の直下の領域に一体に連なつた酸化層からなる第
１誘電体領域２３ｂを形成することができる。
す。素子形成予定領域２１ａ，２２ａは保護膜４
３で覆われており、溝４１の底部４１ａだけが露
出されているので、酸化は底部４１ａからその下
方の領域に向つて進行する。又横方向及び上方に
は底部の周囲４１ｂを中心として同心円（断面図
では）状に進行する。その結果、溝４１の底部４
１ａの直下及び素子形成予定領域２１ａ，２２ａ
の直下の領域に一体に連なつた酸化層からなる第
１誘電体領域２３ｂを形成することができる。
次に、保護膜４３を除去した後、500〜1000Å
の薄い酸化膜２３ｃを形成し、同図Ｅに示す如
く、溝４１内に例えば、リン（Ｐ）とホウ素(B)と
ケイ素（Si）の酸化物からなる誘電体を埋設し、
所望の素子形成予定領域２２ａに例えば不純物と
してリン（Ｐ）を選択的に導入してＮ導電形の素
子形成予定領域２２ａとする。
の薄い酸化膜２３ｃを形成し、同図Ｅに示す如
く、溝４１内に例えば、リン（Ｐ）とホウ素(B)と
ケイ素（Si）の酸化物からなる誘電体を埋設し、
所望の素子形成予定領域２２ａに例えば不純物と
してリン（Ｐ）を選択的に導入してＮ導電形の素
子形成予定領域２２ａとする。
然る後、同図Ｆに示す如く、Ｐ導電型の素子領
域２１にはＮ導電型のソース２４、ドレイン２５
とゲート２７ａ及びゲート取出電極２７等を形成
してＮチヤネルトランジスタ３４を形成し、Ｎ導
電型の素子領域２２にはＰ導電型のソース２９、
ドレイン３０とゲート３２ａ及びゲート取出電極
３２等を形成してＰチヤネルトランジスタ３５を
形成し、半導体装置３８を得る。
域２１にはＮ導電型のソース２４、ドレイン２５
とゲート２７ａ及びゲート取出電極２７等を形成
してＮチヤネルトランジスタ３４を形成し、Ｎ導
電型の素子領域２２にはＰ導電型のソース２９、
ドレイン３０とゲート３２ａ及びゲート取出電極
３２等を形成してＰチヤネルトランジスタ３５を
形成し、半導体装置３８を得る。
尚、実施例では、素子領域２１，２２にＮチヤ
ネルトランジスタ３４とＰチヤネルトランジスタ
３５を形成した所謂MOS型の半導体装置３８に
ついて説明したが、本発明はこの他にも第３図に
示す如く、素子領域５０にＮ型の、ベース５１、
Ｐ型のエミツタ５２及びコレクタ５３を形成した
所謂バイポーラ型の半導体装置５４或は、第４図
に示す如く、Ｐ型の埋込導電層６０を形成した素
子領域６１にＮ型のベース６２、Ｐ型のエミツタ
６３及びコレクタ６４を形成したバイポーラ型の
半導体装置６５等にも適用できることは勿論であ
る。なお、実施例のものと同一部分は同一の附号
を付している。
ネルトランジスタ３４とＰチヤネルトランジスタ
３５を形成した所謂MOS型の半導体装置３８に
ついて説明したが、本発明はこの他にも第３図に
示す如く、素子領域５０にＮ型の、ベース５１、
Ｐ型のエミツタ５２及びコレクタ５３を形成した
所謂バイポーラ型の半導体装置５４或は、第４図
に示す如く、Ｐ型の埋込導電層６０を形成した素
子領域６１にＮ型のベース６２、Ｐ型のエミツタ
６３及びコレクタ６４を形成したバイポーラ型の
半導体装置６５等にも適用できることは勿論であ
る。なお、実施例のものと同一部分は同一の附号
を付している。
以上説明した如く、本発明に係る半導体装置
は、素子領域を第１及び第２の誘電体領域によつ
て半導体基板からほぼ完全に誘電体分離し、しか
もサフアイア基板を採用していないので、低消費
電力で高速動作を達成できるとともに、製造コス
トを低減させることができる等顕著な効果を有す
るものである。
は、素子領域を第１及び第２の誘電体領域によつ
て半導体基板からほぼ完全に誘電体分離し、しか
もサフアイア基板を採用していないので、低消費
電力で高速動作を達成できるとともに、製造コス
トを低減させることができる等顕著な効果を有す
るものである。
第１図は、従来の半導体装置の断面図、第２図
Ａ乃至同図Ｆは、本発明の一実施例の半導体装置
をその製造工程順に従つて示す説明図、第３図及
び第４図は、本発明の他の実施例の断面図であ
る。 ２０……半導体基板、２１，２２，５０，６１
……素子領域、２３……誘電体領域、２３ａ……
第２誘電体領域、２３ｂ……第１誘電体領域、２
３ｃ……酸化膜、２４，２９……ソース、２５，
３０……ドレイン、２６，３１……ゲート酸化
膜、２７，３２……ゲート取出電極、２７ａ，３
２ａ……ゲート、２８，３３……取出電極、３４
……Ｎチヤネルトランジスタ、３５……チヤネル
トランジスタ、３６……酸化膜、３７……保護
膜、３８，５４，６５……半導体装置、５１，６
２……ベース、５２，６３……エミツタ、５３，
６４……コレクタ。
Ａ乃至同図Ｆは、本発明の一実施例の半導体装置
をその製造工程順に従つて示す説明図、第３図及
び第４図は、本発明の他の実施例の断面図であ
る。 ２０……半導体基板、２１，２２，５０，６１
……素子領域、２３……誘電体領域、２３ａ……
第２誘電体領域、２３ｂ……第１誘電体領域、２
３ｃ……酸化膜、２４，２９……ソース、２５，
３０……ドレイン、２６，３１……ゲート酸化
膜、２７，３２……ゲート取出電極、２７ａ，３
２ａ……ゲート、２８，３３……取出電極、３４
……Ｎチヤネルトランジスタ、３５……チヤネル
トランジスタ、３６……酸化膜、３７……保護
膜、３８，５４，６５……半導体装置、５１，６
２……ベース、５２，６３……エミツタ、５３，
６４……コレクタ。
Claims (1)
- 【特許請求の範囲】 １ １導電型の半導体基板と、該半導体基板の所
定領域に垂直側面を有するように形成された溝
と、該溝で囲まれた素子領域と、該素子領域及び
前記溝の底部の直下に一体的に形成された酸化層
からなる第１誘電体領域と、前記溝内に充填され
たホウ素・リン・ケイ素の酸化物からなる第２誘
電体領域と、前記素子領域と前記第２誘電体領域
との間に介在する酸化膜と、前記素子領域上に形
成された素子とを具備することを特徴とする半導
体装置。 ２ 前記素子が、バイポーラトランジスタ、また
はMOSトランジスタである特許請求の範囲第１
項記載の半導体装置。 ３ 前記素子が、ダイオード、または抵抗である
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040111A JPS57154856A (en) | 1981-03-19 | 1981-03-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040111A JPS57154856A (en) | 1981-03-19 | 1981-03-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57154856A JPS57154856A (en) | 1982-09-24 |
| JPH0363219B2 true JPH0363219B2 (ja) | 1991-09-30 |
Family
ID=12571736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56040111A Granted JPS57154856A (en) | 1981-03-19 | 1981-03-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57154856A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642510B2 (ja) * | 1983-06-13 | 1994-06-01 | エヌ・シー・アール・インターナショナル・インコーポレイテッド | 半導体構造の形成方法 |
| JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS6074452A (ja) * | 1983-09-29 | 1985-04-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60127740A (ja) * | 1983-12-15 | 1985-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS62274740A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 半導体装置 |
| US6110798A (en) | 1996-01-05 | 2000-08-29 | Micron Technology, Inc. | Method of fabricating an isolation structure on a semiconductor substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028387B2 (ja) * | 1979-07-12 | 1985-07-04 | 松下電器産業株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-03-19 JP JP56040111A patent/JPS57154856A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57154856A (en) | 1982-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4746963A (en) | Isolation regions formed by locos followed with groove etch and refill | |
| JPH0481337B2 (ja) | ||
| JPH0355984B2 (ja) | ||
| JPS5928992B2 (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH07105458B2 (ja) | 複合型集積回路素子 | |
| JPH0363219B2 (ja) | ||
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPS6231507B2 (ja) | ||
| JPS59168675A (ja) | 半導体装置の製法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPS60117755A (ja) | 半導体装置の製造方法 | |
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP3333485B2 (ja) | 半導体装置の製造方法 | |
| JP2560218B2 (ja) | 半導体装置の製造方法 | |
| JP2864593B2 (ja) | 半導体装置の製造方法 | |
| JPS60103661A (ja) | 半導体集積回路装置 | |
| JPS6046546B2 (ja) | 半導体装置の製造方法 | |
| JPH0481336B2 (ja) | ||
| GB1318976A (en) | Semi-conductor devices | |
| JPH01238058A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPH04263467A (ja) | 半導体装置 | |
| JPS6126223B2 (ja) | ||
| JPS593852B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6348179B2 (ja) |