JPH07105458B2 - 複合型集積回路素子 - Google Patents
複合型集積回路素子Info
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- JPH07105458B2 JPH07105458B2 JP1302477A JP30247789A JPH07105458B2 JP H07105458 B2 JPH07105458 B2 JP H07105458B2 JP 1302477 A JP1302477 A JP 1302477A JP 30247789 A JP30247789 A JP 30247789A JP H07105458 B2 JPH07105458 B2 JP H07105458B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、CCD（Charge Coupled Device）素子、CMOS素
子及びバイポーラ素子をシリコン半導体基板にモノリシ
ック（Monolythic）に形成した素子に関するもので、特
に、TVやVTRに利用するものである。
子及びバイポーラ素子をシリコン半導体基板にモノリシ
ック（Monolythic）に形成した素子に関するもので、特
に、TVやVTRに利用するものである。
（従来の技術） TVやVTRに利用する複合型集積回路素子では、CCD遅延線
及びMOSトランジスタをシリコン半導体基板にモノリシ
ックに形成して利用している。このCCD遅延線は、信号
を遅らせる働きをし、その入出力回路とクロック回路を
MOS型トランジスタにより構成している。最近では、低
消費電力化に伴ないこれらの素子をCMOS化する方向に向
かっており、電源電圧も9Vから5Vと低電圧を利用してい
るのが現状である。また、一つの外囲器に複数の半導体
素子をマウントしたものも市場に出回っている。
及びMOSトランジスタをシリコン半導体基板にモノリシ
ックに形成して利用している。このCCD遅延線は、信号
を遅らせる働きをし、その入出力回路とクロック回路を
MOS型トランジスタにより構成している。最近では、低
消費電力化に伴ないこれらの素子をCMOS化する方向に向
かっており、電源電圧も9Vから5Vと低電圧を利用してい
るのが現状である。また、一つの外囲器に複数の半導体
素子をマウントしたものも市場に出回っている。
第１図断面図に明らかなようにこのBiMOSデバイスはＰ
導電型のシリコン半導体基板１には、分離用選択酸化物
層２…により形成された島領域Ａ、Ｂ、Ｃにこの順でPc
h（チャンネル）MOSトランジスタ３、NchMOSトランジス
タ４及びCCD5をモノリシックに形成するのは、上記の通
りである。また、PchMOSトランジスタ３は、シリコン半
導体基板１にいわゆるＮ−Well領域６を形成して、形成
されるPN接合端部をシリコン半導体基板１の表面に露出
すると共に分離用選択酸化物層２により保護させるいわ
ゆるプレイナー構造としている。これらの構造は、公知
のものと変わりないので、詳細な説明は省略するが、MO
Sトランジスタには、ソース領域７、ドレイン領域８及
びゲート９が、CCDにも取出部10を形成してBiMOS素子を
構成する。
導電型のシリコン半導体基板１には、分離用選択酸化物
層２…により形成された島領域Ａ、Ｂ、Ｃにこの順でPc
h（チャンネル）MOSトランジスタ３、NchMOSトランジス
タ４及びCCD5をモノリシックに形成するのは、上記の通
りである。また、PchMOSトランジスタ３は、シリコン半
導体基板１にいわゆるＮ−Well領域６を形成して、形成
されるPN接合端部をシリコン半導体基板１の表面に露出
すると共に分離用選択酸化物層２により保護させるいわ
ゆるプレイナー構造としている。これらの構造は、公知
のものと変わりないので、詳細な説明は省略するが、MO
Sトランジスタには、ソース領域７、ドレイン領域８及
びゲート９が、CCDにも取出部10を形成してBiMOS素子を
構成する。
（発明が解決しようとする課題） 従来、CCD素子は、Ｎチャンネル（Channel以後Chと略称
する）MOSトランジスタと共にシリコン半導体基板にモ
ノリシックに形成されているが、その回路構成として
は、CCDの外に駆動回路、クロックドライバー回路、サ
ンプルホールド回路及び出力回路により構成されるのが
一般的であり、電源電圧は、上記のように9Vから5Vに変
更されている。即ち、低消費電力に伴うCMOS化と共に、
一緒に使用される例えばバイポーラ素子との電源電圧を
揃えるための5Vにしている。
する）MOSトランジスタと共にシリコン半導体基板にモ
ノリシックに形成されているが、その回路構成として
は、CCDの外に駆動回路、クロックドライバー回路、サ
ンプルホールド回路及び出力回路により構成されるのが
一般的であり、電源電圧は、上記のように9Vから5Vに変
更されている。即ち、低消費電力に伴うCMOS化と共に、
一緒に使用される例えばバイポーラ素子との電源電圧を
揃えるための5Vにしている。
しかし、電源電圧を5Vにすると、サンプルホールド回路
や出力回路に利用さているオペアンプの直線性が悪くな
るために特性劣化を起こして歩留りが低下する難点があ
る。更に、この遅延線は、信号を遅らせる機能だけであ
り、しかも、別の半導体基板に形成したほぼバイポーラ
素子からなる回路によりこの信号が処理されていた。
や出力回路に利用さているオペアンプの直線性が悪くな
るために特性劣化を起こして歩留りが低下する難点があ
る。更に、この遅延線は、信号を遅らせる機能だけであ
り、しかも、別の半導体基板に形成したほぼバイポーラ
素子からなる回路によりこの信号が処理されていた。
本発明は、このような事情により成されたもので、特
に、CCD、CMOS及びバイポーラ集積回路をモノリシック
に形成して、CCD内部に設置するリニヤーアンプの直線
性を向上して歩留りの向上及び機能拡大を計ることを目
的とするものである。
に、CCD、CMOS及びバイポーラ集積回路をモノリシック
に形成して、CCD内部に設置するリニヤーアンプの直線
性を向上して歩留りの向上及び機能拡大を計ることを目
的とするものである。
（課題を解決するための手段） シリコン単結晶に部分的に配置する段差部と，ここに設
置するＮ型の埋込領域と，これに重ねて配置され前記シ
リコン単結晶と同一の表面を備える半導体層と，この半
導体層に設置するＰ型MOSトランジスタ及びバイポーラ
素子と，前記シリコン単結晶表面部分に配置するＮ型MO
Sトランジスタ並びにCCD素子とに本発明に係る複合型集
積回路素子の特徴がある。
置するＮ型の埋込領域と，これに重ねて配置され前記シ
リコン単結晶と同一の表面を備える半導体層と，この半
導体層に設置するＰ型MOSトランジスタ及びバイポーラ
素子と，前記シリコン単結晶表面部分に配置するＮ型MO
Sトランジスタ並びにCCD素子とに本発明に係る複合型集
積回路素子の特徴がある。
（作 用） CCD、CMOSトランジスタ及びバイポーラトランジスタを
半導体基板にモノリシックに形成する際、従来のCCD特
性を維持してかつ複合素子としての特性を満足するため
に各素子間の分離を完全にする。従ってCCDとNchMOSの
形成予定領域を残しながらＰ導電型の半導体基板を後の
エピタシシャル工程分だけ前もってエッチングし更に、
埋込領域の基を形成しておく。次に選択エピタキシャル
（Epitaxial）層を堆積して、完全に埋込領域を完成す
ると共に選択エピタキシャル層を堆積しない半導体基板
表面と平坦な表面にすることにより、後のPEP（Photo E
ngraving Process）工程による微細加工が容易となる。
半導体基板にモノリシックに形成する際、従来のCCD特
性を維持してかつ複合素子としての特性を満足するため
に各素子間の分離を完全にする。従ってCCDとNchMOSの
形成予定領域を残しながらＰ導電型の半導体基板を後の
エピタシシャル工程分だけ前もってエッチングし更に、
埋込領域の基を形成しておく。次に選択エピタキシャル
（Epitaxial）層を堆積して、完全に埋込領域を完成す
ると共に選択エピタキシャル層を堆積しない半導体基板
表面と平坦な表面にすることにより、後のPEP（Photo E
ngraving Process）工程による微細加工が容易となる。
上記のようにバイポーラトランジスタ及びPchMOSの形成
予定領域のエピタキシャル層との境界付近に埋込領域を
形成しているために、素子分離用としてトレンチアイソ
レイション（Trench Isolation）を施して各領域の分離
を完全にする。このためCCD形成領域は、エピタキシャ
ル層でなくＰ導電型の半導体板基板で構成されるので従
来の構造と特性を維持することができる。これに対し
て、Ｎ導電型のエピタキシャル層にバイポーラトランジ
スタとPchMOSトランジスタを形成するので、Ｎ−Well領
域の形成が容易となる。
予定領域のエピタキシャル層との境界付近に埋込領域を
形成しているために、素子分離用としてトレンチアイソ
レイション（Trench Isolation）を施して各領域の分離
を完全にする。このためCCD形成領域は、エピタキシャ
ル層でなくＰ導電型の半導体板基板で構成されるので従
来の構造と特性を維持することができる。これに対し
て、Ｎ導電型のエピタキシャル層にバイポーラトランジ
スタとPchMOSトランジスタを形成するので、Ｎ−Well領
域の形成が容易となる。
（実施例） 本発明の実施例を第２図ａ〜ｍを参照して説明する。〜
20ΩcmのＰ導電型シリコン半導体基板20表面にCVD（Che
mical Vapour Deposition）法により厚さ1000Åの酸化
珪素例えば二酸化珪素21を堆積後900℃でアニール工程
を行う。次にCCDとNchMOSの形成予定領域に二酸化珪素
層21を残すPEP工程を実施する（第２図ａ参照）。
20ΩcmのＰ導電型シリコン半導体基板20表面にCVD（Che
mical Vapour Deposition）法により厚さ1000Åの酸化
珪素例えば二酸化珪素21を堆積後900℃でアニール工程
を行う。次にCCDとNchMOSの形成予定領域に二酸化珪素
層21を残すPEP工程を実施する（第２図ａ参照）。
この後、残った二酸化珪素層21をマスクとしてフッ酸／
硝酸系エッチング液によりシリコン半導体基板20を３〜
４μｍ（エピタキシャル層分）だけ溶除して第２図ｂの
断面形状とする。続いて、AsまたはSbを固相拡散法また
はイオン注入法によりN+拡散を行い、CCD及びNchMOS形
成与定領域を除いた全面にN+層22が形成される。
硝酸系エッチング液によりシリコン半導体基板20を３〜
４μｍ（エピタキシャル層分）だけ溶除して第２図ｂの
断面形状とする。続いて、AsまたはSbを固相拡散法また
はイオン注入法によりN+拡散を行い、CCD及びNchMOS形
成与定領域を除いた全面にN+層22が形成される。
このN+層22は、ρｓ＝18〜25Ω／□、Xj＝４μｍに形成
される（第２図ｃ参照）。更に選択エピタキシャル層23
を露出したN+層22の全面に堆積して第２図ｄにあるよう
に平坦な表面とする。
される（第２図ｃ参照）。更に選択エピタキシャル層23
を露出したN+層22の全面に堆積して第２図ｄにあるよう
に平坦な表面とする。
この選択エピタキシャル反応は、温度1170℃ SiCl4＋H2
＋PH3または温度1150℃ SiH2Cl2＋H2＋HCl＋PH3により
行うが、二酸化珪素層21があるところ即ち、CCD及びNch
MOS形成予定領域には、Ｎエピタキシャル層 23が成長
しない。このエピタキシャル層23は、厚さが３〜４μ
ｍ、ρvg＝1.5〜2.0Ωcmとしてから、CCD及びNchMOS形
成予定領域の二酸化珪素層21を除去して第２図ｄに明ら
かなように平坦にする。
＋PH3または温度1150℃ SiH2Cl2＋H2＋HCl＋PH3により
行うが、二酸化珪素層21があるところ即ち、CCD及びNch
MOS形成予定領域には、Ｎエピタキシャル層 23が成長
しない。このエピタキシャル層23は、厚さが３〜４μ
ｍ、ρvg＝1.5〜2.0Ωcmとしてから、CCD及びNchMOS形
成予定領域の二酸化珪素層21を除去して第２図ｄに明ら
かなように平坦にする。
次にシリコン半導体基板を950℃に維持したH2＋O2雰囲
気中に保持して平坦な表面に厚さ900Åの酸化物層例え
ば二酸化珪素層24を被覆してから厚さ700Åの窒化珪素
層25を場所に堆積後PEP工程によりパターニングして、
第２図ｅの断面形状とする。この窒化珪素層25の存在の
下で通常の選択酸化法により8000〜10000Åの厚い二酸
化珪素層26を窒化珪素例えばSi3N4層25のない場所即ち
フィールド部分に形成し、続いて窒化珪素層25を溶除し
てから新たに厚さ2000Åの新窒化珪素例えばSi3N4層27
を全面に被覆する（第２図ｆ参照）。
気中に保持して平坦な表面に厚さ900Åの酸化物層例え
ば二酸化珪素層24を被覆してから厚さ700Åの窒化珪素
層25を場所に堆積後PEP工程によりパターニングして、
第２図ｅの断面形状とする。この窒化珪素層25の存在の
下で通常の選択酸化法により8000〜10000Åの厚い二酸
化珪素層26を窒化珪素例えばSi3N4層25のない場所即ち
フィールド部分に形成し、続いて窒化珪素層25を溶除し
てから新たに厚さ2000Åの新窒化珪素例えばSi3N4層27
を全面に被覆する（第２図ｆ参照）。
更に、リソグラフィ（Lithography）技術により素子間
分離領域に対応する位置に開口部を設けたレジスパター
ン（図示せず）を被着してCHF3などの気体を用いた反応
性イオンエッチングにより新窒化珪素例えばSi3N4層27
と酸化珪素例えば二酸化珪素層24に異方性エッチングを
施す。その後、レジストを剥離し、残った新窒化珪素例
えばSi3N4層27と二酸化珪素層24をマスクにしてCBrF3な
どを利用する反応性イオンエッチングにより露出してい
るシリコン半導体基板20を異方性エッチングして、第２
図ｇの断面形状とする。この反応性イオンエッチングに
トレンチ溝28を設けるが、その深さはN+層22とＰ型シリ
コン半導体基板20と内打に形成されるPN接合より十分深
くしなければならない。
分離領域に対応する位置に開口部を設けたレジスパター
ン（図示せず）を被着してCHF3などの気体を用いた反応
性イオンエッチングにより新窒化珪素例えばSi3N4層27
と酸化珪素例えば二酸化珪素層24に異方性エッチングを
施す。その後、レジストを剥離し、残った新窒化珪素例
えばSi3N4層27と二酸化珪素層24をマスクにしてCBrF3な
どを利用する反応性イオンエッチングにより露出してい
るシリコン半導体基板20を異方性エッチングして、第２
図ｇの断面形状とする。この反応性イオンエッチングに
トレンチ溝28を設けるが、その深さはN+層22とＰ型シリ
コン半導体基板20と内打に形成されるPN接合より十分深
くしなければならない。
このトレンチ溝28内部には、熱酸化法により酸化物層例
えば二酸化珪素層29を被覆してからトレンチ溝底部に反
転防止用のチャンネルストッパーの形成工程に移行す
る。即ち、Ｂイオンを垂直方向に150KeV・１×1014cm-2
で注入して1000℃で30分間アニールしてチャンネルスト
ッパー30を設置する。更に、このトレンチ溝28内には、
多結晶珪素層31を充填してからその上部を酸化して厚さ
2000Åの酸化物層例えば二酸化珪素層32を形成する。更
に、窒化珪素層27を化学的ドライエッチング法により除
去する。この方法は、マグネトロン管を利用して発生し
たプラズマから離れた位置に移動したラジカル（Radica
l）によりエッチングする方法である。図を第３図ｈに
示した。次に素子形成予定領域即ち多結晶珪素層31…間
の二酸化珪素層24を除去して新たに厚さ500Åのゲート
酸化物層33を950℃酸素＋HCl雰囲気の熱酸化法により設
けるがその断面は第２図ｈに明らかにした。ここでバイ
ポーラトランジスタ形成予定領域にDeepN+領域34を設置
するために31P+50KeV・５×1015cm-2の条件でイオン注
入工程を施してから1100℃に維持した窒素雰囲気中で30
分間アニールする。またバイポーラトランジスタのベー
ス領域35用のイオン注入工程を11B+40KeV・１×1013cm
-2の条件で行い、更に、NchMOSトランジスタとPchMOSト
ランジスタのチャンネルインプラ工程を施し更にまたCC
DのＮ型埋込チャンネル36を形成する。次に、１′st（F
irstの略）多結晶珪素層37を4000Å堆積後導体化のため
に950℃に維持した窒素雰囲気に10分、オキシ塩化リンP
OCl3雰囲気に30分更に窒素雰囲気に10分晒らし、引続い
て多結晶珪素層37の１′stポリシリコンPEP工程を行っ
て第２図ｉの断面積構造となる。このPEP工程を終えたC
CD形成予定領域には、11B+40KeV・７×1011cm-2の条件
でバリアーインプラ工程を行い900℃に維持した窒素雰
囲気で30分間アニールして埋込チャンネル層36を形成す
る。ここで、素子形成領域に設置され上記の工程で汚染
されたゲート酸化物層33をエッチングにより溶除して第
２図ｊの構造となる。この工程では、パターニングされ
た多結晶珪素層37に隣接するゲート酸化物層33が残るの
で図に示すような２層構造となる。
えば二酸化珪素層29を被覆してからトレンチ溝底部に反
転防止用のチャンネルストッパーの形成工程に移行す
る。即ち、Ｂイオンを垂直方向に150KeV・１×1014cm-2
で注入して1000℃で30分間アニールしてチャンネルスト
ッパー30を設置する。更に、このトレンチ溝28内には、
多結晶珪素層31を充填してからその上部を酸化して厚さ
2000Åの酸化物層例えば二酸化珪素層32を形成する。更
に、窒化珪素層27を化学的ドライエッチング法により除
去する。この方法は、マグネトロン管を利用して発生し
たプラズマから離れた位置に移動したラジカル（Radica
l）によりエッチングする方法である。図を第３図ｈに
示した。次に素子形成予定領域即ち多結晶珪素層31…間
の二酸化珪素層24を除去して新たに厚さ500Åのゲート
酸化物層33を950℃酸素＋HCl雰囲気の熱酸化法により設
けるがその断面は第２図ｈに明らかにした。ここでバイ
ポーラトランジスタ形成予定領域にDeepN+領域34を設置
するために31P+50KeV・５×1015cm-2の条件でイオン注
入工程を施してから1100℃に維持した窒素雰囲気中で30
分間アニールする。またバイポーラトランジスタのベー
ス領域35用のイオン注入工程を11B+40KeV・１×1013cm
-2の条件で行い、更に、NchMOSトランジスタとPchMOSト
ランジスタのチャンネルインプラ工程を施し更にまたCC
DのＮ型埋込チャンネル36を形成する。次に、１′st（F
irstの略）多結晶珪素層37を4000Å堆積後導体化のため
に950℃に維持した窒素雰囲気に10分、オキシ塩化リンP
OCl3雰囲気に30分更に窒素雰囲気に10分晒らし、引続い
て多結晶珪素層37の１′stポリシリコンPEP工程を行っ
て第２図ｉの断面積構造となる。このPEP工程を終えたC
CD形成予定領域には、11B+40KeV・７×1011cm-2の条件
でバリアーインプラ工程を行い900℃に維持した窒素雰
囲気で30分間アニールして埋込チャンネル層36を形成す
る。ここで、素子形成領域に設置され上記の工程で汚染
されたゲート酸化物層33をエッチングにより溶除して第
２図ｊの構造となる。この工程では、パターニングされ
た多結晶珪素層37に隣接するゲート酸化物層33が残るの
で図に示すような２層構造となる。
上記バリアーインプラ工程によりCCD領域にはＰ型の不
純物領域38が形成され、新たなゲート酸化物例えば二酸
化珪素層39は、950℃に維持した酸素＋HCl雰囲気による
熱酸化法により厚さ500Åに形成するが、第２図ｋに明
らかなように多結晶珪素層37の露出面は酸化されて酸化
物層40で覆われる。
純物領域38が形成され、新たなゲート酸化物例えば二酸
化珪素層39は、950℃に維持した酸素＋HCl雰囲気による
熱酸化法により厚さ500Åに形成するが、第２図ｋに明
らかなように多結晶珪素層37の露出面は酸化されて酸化
物層40で覆われる。
ここで第２図ｌに示すように２′nd（Secondの略）多結
晶珪素層41を4000Å堆積後導体化のために950℃に維持
した窒素雰囲気に10分、オキシ塩化リンPOCl3雰囲気に3
0分更に窒素雰囲気に10分晒し、引続いて多結晶珪素層4
1の２′ndPEP工程を行う。
晶珪素層41を4000Å堆積後導体化のために950℃に維持
した窒素雰囲気に10分、オキシ塩化リンPOCl3雰囲気に3
0分更に窒素雰囲気に10分晒し、引続いて多結晶珪素層4
1の２′ndPEP工程を行う。
更に、N+PEP工程によりCCD用のN+領域42、NchMOSのN+領
域43及びバイポーラトランジスタのエミッタ44形成予定
領域に相当するゲート酸化物層39をエッチングしてから
75As+40KeV・１×1015cm-2の条件でイオン注入する。引
続いて900℃に維持した酸素雰囲気中で90分アニールし
て活性化処理を行う。最終的なイオン注入工程としてPc
hMOSトランジスタのＰ領域45とNPNバイポーラトランジ
スタのP+ベース46を11B+40KeV・1.5×1015cm-2の条件で
実施する。また、素子の保護膜としてCVD（ノンドープ
酸化珪素）3000Å、BPSG（Boron Phosphor Silicate Gl
ass）層9000Å、PSG（Phosphor Silicate Glass）層250
0Åを堆積し、950℃に維持したオキシ塩化リンPOCl3雰
囲気に30分更に窒素雰囲気に５分に保持する。この断面
図を示す第２図ｍでは、合体層47とした。
域43及びバイポーラトランジスタのエミッタ44形成予定
領域に相当するゲート酸化物層39をエッチングしてから
75As+40KeV・１×1015cm-2の条件でイオン注入する。引
続いて900℃に維持した酸素雰囲気中で90分アニールし
て活性化処理を行う。最終的なイオン注入工程としてPc
hMOSトランジスタのＰ領域45とNPNバイポーラトランジ
スタのP+ベース46を11B+40KeV・1.5×1015cm-2の条件で
実施する。また、素子の保護膜としてCVD（ノンドープ
酸化珪素）3000Å、BPSG（Boron Phosphor Silicate Gl
ass）層9000Å、PSG（Phosphor Silicate Glass）層250
0Åを堆積し、950℃に維持したオキシ塩化リンPOCl3雰
囲気に30分更に窒素雰囲気に５分に保持する。この断面
図を示す第２図ｍでは、合体層47とした。
これからコンタクト（Contact）用PEP工程と厚さ10000
ÅのAlまたはAl合金（Al−Si、Al−Si−Cuなど）層48と
スパッタリング及びパターニング工程、この金属層のシ
ンター工程を経て、最終の保護膜のCVD層をデポ（Depos
ition）し、バッドPEP工程に終えて第２図に示す複合型
集積回路素子が完成する。
ÅのAlまたはAl合金（Al−Si、Al−Si−Cuなど）層48と
スパッタリング及びパターニング工程、この金属層のシ
ンター工程を経て、最終の保護膜のCVD層をデポ（Depos
ition）し、バッドPEP工程に終えて第２図に示す複合型
集積回路素子が完成する。
本発明では、Ｐ導電型の半導体基板にCCD領域を形成す
ることにより従来の構造と特性がほぼ同一なものが得ら
れる。しかも、全面に堆積したＰ導電型のエピタキシャ
ル成長層にCCDを形成する場合には、この成長時に埋込
領域用の拡散層から不純物層が飛び散ってこの成長層の
ρｓ＝20Ωcmが不均一即ちバラツキが大きくなり、しか
もその制御が難かしいので、量産時の歩留りが悪化す
る。
ることにより従来の構造と特性がほぼ同一なものが得ら
れる。しかも、全面に堆積したＰ導電型のエピタキシャ
ル成長層にCCDを形成する場合には、この成長時に埋込
領域用の拡散層から不純物層が飛び散ってこの成長層の
ρｓ＝20Ωcmが不均一即ちバラツキが大きくなり、しか
もその制御が難かしいので、量産時の歩留りが悪化す
る。
しかし、上記のように半導体基板の一部を予めエッチン
グにより除去しておき、ここに堆積した選択エピタキシ
ャル層にバイポーラトランジスタとPchMOSトランジスタ
を設け、Ｐ導電型半導体基板には、従来同様にCCD及びN
chMOSトランジスタを形成する。しかも、選択エピタキ
シャル層の表面とＰ導電型半導体基板の表面を均一な平
面に加工して微細加工を可能にしている。
グにより除去しておき、ここに堆積した選択エピタキシ
ャル層にバイポーラトランジスタとPchMOSトランジスタ
を設け、Ｐ導電型半導体基板には、従来同様にCCD及びN
chMOSトランジスタを形成する。しかも、選択エピタキ
シャル層の表面とＰ導電型半導体基板の表面を均一な平
面に加工して微細加工を可能にしている。
また埋込エピタキシャル層を機械的に研磨する手法は、
機械の加工精度が十分でなく厚さ３〜４μｍを安定して
加工するのは困難である。また、埋込エピタキシャル層
により素子分離すると、N+埋込エピタキシャル層の横方
向の拡散が４μｍ程度となり、更に、PN接合による分離
にあってはＮとＮの距離を約20μｍ取らなくてはならな
いのが、本発明では全面N+埋込みと幅〜２μｍのトレン
チ分離方式を採っているので、素子占有面積が少なくな
っている。
機械の加工精度が十分でなく厚さ３〜４μｍを安定して
加工するのは困難である。また、埋込エピタキシャル層
により素子分離すると、N+埋込エピタキシャル層の横方
向の拡散が４μｍ程度となり、更に、PN接合による分離
にあってはＮとＮの距離を約20μｍ取らなくてはならな
いのが、本発明では全面N+埋込みと幅〜２μｍのトレン
チ分離方式を採っているので、素子占有面積が少なくな
っている。
第１図は従来の複合型集積回路素子の断面図、第２図ａ
〜ｍは実施例の工程毎の断面図である。 １、20……半導体基板、２……分離用選択酸化物層、 ６……Ｎ−Well領域、７……ソース領域、 ８……ドレイン領域、 21、24、26……二酸化珪素層、 22……N+領域、23……エピタキシャル層、 25、27……窒化珪素層、18……トレンチ溝、 29、32、40……酸化物層、 30……チャンネルストッパー、 31、37、41……多結晶珪素層、 33、39……ゲート酸化物層、 34……ディープN+層、38……Ｐ型不純物層、 35……ベース層、36……埋込チャンネル、 42、43……N+領域、44……エミッタ、 45……P+領域、46……P+ベース、 47……Al層。
〜ｍは実施例の工程毎の断面図である。 １、20……半導体基板、２……分離用選択酸化物層、 ６……Ｎ−Well領域、７……ソース領域、 ８……ドレイン領域、 21、24、26……二酸化珪素層、 22……N+領域、23……エピタキシャル層、 25、27……窒化珪素層、18……トレンチ溝、 29、32、40……酸化物層、 30……チャンネルストッパー、 31、37、41……多結晶珪素層、 33、39……ゲート酸化物層、 34……ディープN+層、38……Ｐ型不純物層、 35……ベース層、36……埋込チャンネル、 42、43……N+領域、44……エミッタ、 45……P+領域、46……P+ベース、 47……Al層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/762
Claims (1)
- 【請求項１】シリコン単結晶に部分的に配置する段差部
と，ここに設置するＮ型の埋込領域と，これに重ねて配
置され前記シリコン単結晶と同一の表面を備える半導体
層と，この半導体層に設置するＰ型MOSトランジスタ及
びバイポーラ素子と，前記シリコン単結晶表面部分に配
置するＮ型MOSトランジスタ並びにCCD素子とを具備する
ことを特徴とする複合型集積回路素子
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302477A JPH07105458B2 (ja) | 1989-11-21 | 1989-11-21 | 複合型集積回路素子 |
| KR1019900018865A KR940009361B1 (ko) | 1989-11-21 | 1990-11-21 | 복합형 직접회로소자 |
| US07/928,084 US5319235A (en) | 1989-11-21 | 1992-08-13 | Monolithic IC formed of a CCD, CMOS and a bipolar element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302477A JPH07105458B2 (ja) | 1989-11-21 | 1989-11-21 | 複合型集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161964A JPH03161964A (ja) | 1991-07-11 |
| JPH07105458B2 true JPH07105458B2 (ja) | 1995-11-13 |
Family
ID=17909421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302477A Expired - Fee Related JPH07105458B2 (ja) | 1989-11-21 | 1989-11-21 | 複合型集積回路素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5319235A (ja) |
| JP (1) | JPH07105458B2 (ja) |
| KR (1) | KR940009361B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488003A (en) * | 1993-03-31 | 1996-01-30 | Intel Corporation | Method of making emitter trench BiCMOS using integrated dual layer emitter mask |
| KR0123751B1 (ko) * | 1993-10-07 | 1997-11-25 | 김광호 | 반도체장치 및 그 제조방법 |
| JPH0897411A (ja) * | 1994-09-21 | 1996-04-12 | Fuji Electric Co Ltd | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
| US6445043B1 (en) * | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| US5625210A (en) * | 1995-04-13 | 1997-04-29 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| US6320617B1 (en) | 1995-11-07 | 2001-11-20 | Eastman Kodak Company | CMOS active pixel sensor using a pinned photo diode |
| JPH1070187A (ja) * | 1996-08-28 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6297070B1 (en) | 1996-12-20 | 2001-10-02 | Eastman Kodak Company | Active pixel sensor integrated with a pinned photodiode |
| US5903021A (en) * | 1997-01-17 | 1999-05-11 | Eastman Kodak Company | Partially pinned photodiode for solid state image sensors |
| KR100253372B1 (ko) * | 1997-12-08 | 2000-04-15 | 김영환 | 반도체 소자 및 그 제조방법 |
| US6175147B1 (en) * | 1998-05-14 | 2001-01-16 | Micron Technology Inc. | Device isolation for semiconductor devices |
| US6674134B2 (en) | 1998-10-15 | 2004-01-06 | International Business Machines Corporation | Structure and method for dual gate oxidation for CMOS technology |
| US6147366A (en) * | 1999-02-08 | 2000-11-14 | Intel Corporation | On chip CMOS optical element |
| US6469362B2 (en) * | 2000-02-15 | 2002-10-22 | Winbond Electronics Corp. | High-gain pnp bipolar junction transistor in a CMOS device and method for forming the same |
| US7326655B2 (en) * | 2005-09-29 | 2008-02-05 | Tokyo Electron Limited | Method of forming an oxide layer |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7212509A (ja) * | 1972-09-15 | 1974-03-19 | ||
| JPS5269587A (en) * | 1975-12-08 | 1977-06-09 | Hitachi Ltd | Device and manufacture for high voltage resisting semiconductor |
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
| JPS53106552A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Waveform shaping circuit |
| US4152715A (en) * | 1977-11-28 | 1979-05-01 | The United States Of America As Represented By The Secretary Of The Army | Silicon base CCD-bipolar transistor compatible methods and products |
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
| US4672645A (en) * | 1978-10-23 | 1987-06-09 | Westinghouse Electric Corp. | Charge transfer device having an improved read-out portion |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60132367A (ja) * | 1983-12-20 | 1985-07-15 | Nec Corp | 電荷転送装置 |
| JPS60141157U (ja) * | 1984-02-25 | 1985-09-18 | ソニー株式会社 | 電荷結合素子 |
| FR2569055B1 (fr) * | 1984-08-07 | 1986-12-12 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de zones d'isolation electriques dans ce circuit integre |
| KR900005124B1 (ko) * | 1984-10-17 | 1990-07-19 | 가부시기가이샤 히다찌세이사꾸쇼 | 상보형 반도체장치 |
| JPS61110457A (ja) * | 1984-11-05 | 1986-05-28 | Nec Corp | 半導体装置 |
| JPS61270859A (ja) * | 1985-05-27 | 1986-12-01 | Oki Electric Ind Co Ltd | Ｃｍｏｓ型半導体装置の製造方法 |
| US4922318A (en) * | 1985-09-18 | 1990-05-01 | Advanced Micro Devices, Inc. | Bipolar and MOS devices fabricated on same integrated circuit substrate |
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
| US4912054A (en) * | 1987-05-28 | 1990-03-27 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation process for providing different backgate and substrate bias |
| JPS6436073A (en) * | 1987-07-31 | 1989-02-07 | Toshiba Corp | Manufacture of semiconductor device |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
| US4926233A (en) * | 1988-06-29 | 1990-05-15 | Texas Instruments Incorporated | Merged trench bipolar-CMOS transistor fabrication process |
| JPH0770703B2 (ja) * | 1989-05-22 | 1995-07-31 | 株式会社東芝 | 電荷転送デバイスを含む半導体装置およびその製造方法 |
-
1989
- 1989-11-21 JP JP1302477A patent/JPH07105458B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-21 KR KR1019900018865A patent/KR940009361B1/ko not_active Expired - Fee Related
-
1992
- 1992-08-13 US US07/928,084 patent/US5319235A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5319235A (en) | 1994-06-07 |
| KR940009361B1 (ko) | 1994-10-07 |
| JPH03161964A (ja) | 1991-07-11 |
| KR910010728A (ko) | 1991-06-29 |
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|---|---|---|---|
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