JPH0363748A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロコンピュータ装置におけるバス制御方
式に関するものである。

（従来の技術） 従来、この種の装置は特開昭６１−１７０８５７号公報
に開示されるものがあり、以下図面に基づいて説明する
。

第５図は従来のマイクロコンピュータ装置の一構成例を
示すブロック図である。従来のマイクロコンピュータ装
置には、ＤＭＡコントローラが記憶装置間で行なうデー
タ転送サイクルでのＤＭＡコントローラのバスアイドル
時間を除去してＤＭＡコントローラがバスを専有する時
間を短くするための回路を設けられている。この従来の
マイクロコンピュータ装置によれば、バス権制御部２０
により、１）ＭＡコントローラ２がデータ転送サイクル
を実施するために、ＭＰＵＰ４Ｏ１０止させることがな
いため、ＭＰＵＰ４Ｏ１０ＭＡコントローラ２の動作と
は無関係に動作することが可能である。例えば、ＭＰＵ
Ｐ４Ｏ１０憶装置との間に、図示していない専用のバス
を接続すれば、ＤＭＡコントローラ２が共通バス１００
を使用していても、ＭＰＵＰ４Ｏ１０用バスを介して記
憶装置をアクセスできる。従って、ＤＭＡコントローラ
２のバスアイドル時間中に、バス権制御部２０からＭＰ
ＵＰ４Ｏ１０通バスのバス使用権が与えられた場合、Ｍ
ＰＬ１部１０がバスアイドルサイクルとなっているＤＭ
Ａコントローラ２をアクセスするケースが起こりうる。

このため、この従来の装置では、ＭＰＵ部ＩＯに対し、
ＤＭＡコントローラ２動作中を示す信号１４０を発し、
ＭＰＵ　１０部に応答することにしている。これにより
、例えば、ＭＰｏ　１０部を米国モトローラ製のＭＣ６
８０２０’“を使用したケースにおいては信号１４０を
°“ＭＣ６８０２０”のＢ’ＥＴＲ入力に接続すること
によりＭＰｏ　１０部のサイクルを中断させることかで
きる。そして、ＢＴＲ”Ｒ入力を受信した”ＭＣ６８０
２０°゛は、バスエラー処理のソフトウェアを走行し始
め、処理の最後でＲＴＥ命令を実行すると、ＥｒＥＴＲ
入力によって中断したサイクル（ここではＤＭＡコント
ローラ２へのアクセス）を再実行する。このようにして
、ＤＭＡ動作中を示す信号がなくなるまでＭＰＵ　ｉｏ
部はＤＭＡコントローラ２へのアクセスを繰り返す。

また、ＤＭＡコントローラ２からの割込み要求に対して
、ＭＰｏ　１０部がＤＭＡコントローラ２のベクタな読
むアクセスにおいて、ＤＭＡコントローラ２が動作中で
あった場合には、信号１４０を有効にしないで、かわり
にＤＭＡコントローラ２がＤＭＡ動作中であることを示
す割込みベクタをバスのデータにのせ、ＭＰＬＩ　１０
部に応答する回路を設けることにより、ＭＰｏ　１０部
のサイクルの終結が可能となる。この場合、ＤＭＡコン
トローラ２からの割込み要求をクリアしないで、ＲＴＥ
命令を実行させると、”　Ｍ　Ｃ６８０２０”はベクタ
を読むアクセスを再実行する。

（発明が解決しようとする課題） しかしながら、上記従来の装置では次のような問題点が
ある。

（１）外部入力信号によってサイクルを中断でき、その
後中断されたサイクルを再実行できる機能を持たないＭ
ＰＵ部（例えば、インテル社製”１８０３８６”）では
、ＤＭＡ動作中を示す応答信号が返ってきても本信号に
対する処理が不可能なため、上記のような装置では使用
できない。結果、ＤＭＡコントローラ２のバスアイドル
を除去して、バス専有時間を短くすることは不可能であ
る。

（２）入力装置の制御は割込み方式が一般的であるため
、ＤＭＡコントローラがＤＭＡ動作中であることを示す
割込みベクタを発する回路は必須の構成要素である。本
回路は、ＤＭＡコントローラ１個につき１回路（ドライ
バＩＣ１個、ゲート数個）必要であり、多数のＤＭＡコ
ントローラを持つ場合、ＤＭＡコントローラの回路量が
多くなる。

（３）中断されたサイクルを再実行するには、ソフトウ
ェアの手助けが必要である。しかし、本処理はハードウ
ェア上の競合をソフトウェアでリカバリすることである
ためソフトウェアから見れば無駄な処理である。また、
Ｂ’ＥＴＲ入力によるサイクルの中断はメモリエラー等
の障害発生の通知手段として使用するのが一般的であり
、信号１４０の発生によるＢＴＲ”Ｒ入力は、障害発生
によるものでないため、バスエラー発生に対するソフト
ウェア処理のアルゴリズムが複雑となる。

本発明はこれらの問題点を解決するためのもので、ＭＰ
Ｕの特性に関係なく、ＤＭＡ動作中を示す応答信号に対
する処理を可能とすると共に、ＤＭＡコントローラがＤ
ＭＡ動作中であることを示す割込みベクタを発する回路
を必要としない、かつソフトウェアによりリカバリ処理
を必要としないバス制御方式を提供することを目的とす
る。

（課題を解決すための手段） 本発明は前記問題点を解決するために、マイクロプロセ
ッサと、ＤＭＡコントローラと、入出力制御装置と、記
憶装置とを少なくとも共通バスに接続して構成し、かつ
共通バスのバス使用権の状態を監視するＤＭＡＣバス権
制御部と、バス使用権を決定するバス権制御部とを有す
るマイクロコンピュータ装置であって、マイクロプロセ
ッサかＤＭＡサイクル実行中のＤＭＡコントローラをア
クセスした場合にＤＭＡ動作中を示す信号によりマイク
ロプロセッサに応答するバス制御方式において、ＤＭＡ
動作中を示す信号を受信したときはマイクロプロセッサ
の動作を継続した状態で共通バス上に送出されたＤＭＡ
コントローラへのアクセスを一度終了させた後、ＤＭＡ
コントローラへのアクセスを再開するようにマイクロプ
ロセッサの共通バスのインタフェースを制御する手段を
設けたことに特徴がある。

（作用） このような構成を有する本発明によれば、ＤＭＡ動作中
を示す信号を受信したときはマイクロプロセッサの動作
を継続した状態で共通バス上に送出されたＤＭＡコント
ローラへのアクセスを一度終了させる。その後、ＤＭＡ
コントローラへのアクセスを再開するようにマイクロプ
ロセッサの共通バスのインタフェースを制御する。よっ
て、ＭＰＵの特性に関係なく、ＤＭＡ動作中を示す応答
信号に対する処理を可能とすると共に、ＤＭＡコントロ
ーラがＤＭＡ動作中であることを示す割込みへフタな発
する回路を必要としない、かつソフトウェアによりリカ
バリ処理を必要としないバス制御方式を提供できる。

（実施例） 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例を示すブロック図である。同
図に示す本実施例のＭＰＵＰ４Ｏ１０システム全体の制
御を行なうＭＰＵＩＩと、このＭＰＵＩＩからのアドレ
スをデコードするアドレスゴーダ１２、共通バス１００
へのインタフェース制御を行なうバスインタフェース制
御回路１３、ＭＰＵＩＩのアドレスを一時格納するアド
レスバッファ１４及びデータを一時格納するバッファ１
５からなるバス制御回路とから構成される。

次に、ＭＰＵＰ４Ｏ１０ＰＵＩＩによるＤＭＡコントロ
ーラ２へのアクセス動作の手順を説明する。

（１）先ず、ＭＰＵ　１１がＤＭＡコントローラ２を選
択するアドレスを出力する。これによりデコーダ１２は
デコードされたアドレス信号２０２をバスインタフェー
ス制御回路１３に出力する。同時に、ＭＰＵＩＩからア
ドレス有効を示す信号２０１もバスインタフェース制御
回路１３に送出する。

（２）バスインタフェース制御回路１３はバス使用権を
要求するバス使用要求信号１１０をバス権制御部２０に
出力する。

（３）このバス使用要求信号１１０に対し、バス権制御
部２０は他の装置が共通バス１００を占有していないこ
とを示す確認信号１２０をバスインタフェース制御回路
１３に出力する。

（４）この確認信号１２０に対し、バスインタフェース
制御回路１３は信号１３０が無効状態であることを確認
して、信号１３０を有効にする。同時に、信号２０３を
発生して、アドレスバッファ１４及びデータバッファ１
５をイネーブル状態とする。これにより、ＭＰＵ１．１
からのアドレスおよびデータ（たたしライトサイクル時
）を共通バス１００に送出する。

その後、バスインタフェース制御回路１３はＤＭＡコン
トローラ２からの応答信号１４０または１４１か発せら
れるのを待っている。ここで、信号１４０はＤＭＡ動作
中を示す信号であり、信号１４１は正常な応答信号（Ｄ
！ＩＩＡ動作中でないため、ＭＰＵＩＩからのクセスを
ＤＭＡコントローラ２が正常に受付けたことを示す）で
ある。信号１４１を受信した場合、バスインタフェース
制御回路１３は、信号１３０　、２０３を無効にする。

これにより共通バス１００上から、ＭＰＵ　１１のアド
レス・データ情報がなくなる。同時に、ＭＰＵＩＩに対
し、正常応答を示す信号２０４を出力する。これを受け
たＭＰＵＩＩはＤＭＡコントローラ２へのアクセスを終
了する。

一方、信号１４０を受信した場合、バスインタフェース
制御回路１３は上記と同様に信号１３０　、２０３を無
効にする。しかし、正常な応答でないため、信号１０４
は発生しない。従って、ＭＰＵＩＩはまたＤＭＡコント
ローラ２へのアクセスを実行している状態にある。よっ
て、信号２０１　、２０２がまだ有効であるため、バス
インタフェース制御回路１３は、再度上記（１）〜（５
）の手順を踏んで共通バス１００にアドレス・データを
再送出する。以上のことを信号１４１を受信するまで繰
り返す。

これにより、信号１４０によってＭＰＵＩＩのサイクル
を中断させる必要はない。またソフトウェアによるリカ
バリ処理も不要となる。さらに、ＤＭＡコントローラ２
からの割込み要求に対してＭＰｔｌｌｌがＤＭＡコント
ローラ２のベクタを読むアクセスにおいて、ＤＭＡコン
トローラ２が動作中であった場合にも、ＤＭＡコントロ
ーラ２は信号１４０を送出するだけでよい。なぜなら、
ＭＰＵｌ０は信号１４１を受信するまで何度もベクタを
読むアクセスを繰り返すからである。よって、ＤＭＡコ
ントローラ２内にＤＭＡコントローラ２がＤＭＡ動作中
であることを示す割込みベクタを発するための回路を設
ける必要はない。

次に、第１図のバスインタフェース制御回路１３の構成
を第２図に示す。同図において、５１．６５はＡＮＤゲ
ート、５４．５５．５６．５７．５８．６０はＮＡＮＤ
ゲート、６１．６２はＮＯＲゲート、５２．５３．５８
．６６．６７、６８はＤ型フリップフロッフ、６３．６
４はＪＫ型ラフリップフロップある。信号２０２は゛′
Ｌ′ルベルであり、信号１２０　、１４０　、１４１　
、２０１は“Ｈ”レベルである。

また、Ｄ型フリップ・フロップ５８の出力ＱとＪＫ型フ
リッフ・フロップ６３．６４の出力Ｑは“ＨＩＩレベル
、Ｄ型フリップ・フロップ６８の出力ＱはＬ　１１レベ
ルである。

まず、上記手順（１）〜（５）における本回路の動き方
について説明する。

ＭＰＵＩＩがＤＭＡコントローラ２へのアクセスを開始
すると、信号２０１がＬ”レベル、信号２０２は“Ｈｌ
ｊレベルとなる。これによりＡＮＤゲート５１がオンし
、Ｄ型フリップ・フロップ５２．５３の出力Ｑが“Ｈ゛
°°レベルり、信号１１０がＬ　１１となる。その後、
バス権制御部２０が信号１２０を“Ｌ″゛゛レベルる。

続いて信号１３０が“Ｈ１１レベルとなった時点でＮＡ
ＮυＡＮＤゲート６５がオンし、Ｄ型フリップ・フロッ
プ５８の出力Ｑが“′Ｈ°゛レベルとなり、信号２０３
　、１３０は°“Ｌ′”レベルとなる。それ以降、信号
１４０または信号１４１が゛Ｌ°°レベルとなるまで本
状態は続く。

次に、信号１４０または信号１４１が“Ｌ”レベルとな
った時の、本回路の動作について説明する。

第３図は信号１４１が“Ｌ′″レベルとなった時の動作
タイムチャートである。信号１４１がＬ”レベルとなる
ことにより、ＪＫ型ラフリップフロップ６３のＪ入力が
“Ｈ”レベルとなり、信号２０４を′“Ｌ　ＩＴレベル
にする。同時に、ＡＮＤゲート６５．５１がオフし、Ｄ
型フリップ・フロップ５２の出力Ｑが１１　Ｌ　ＩＴレ
ベルとなる。その結果、信号１３０　、２０３はＨＩＩ
レベルとなる。一方、“Ｌ　Ｉ＋レベルとなった信号２
０４をＭＰＵＩＩが受信すると、ＤＭＡコントローラ２
へのアクセスを終結するため、信号２０１は“Ｈパレベ
ル、信号２０２は“Ｌ°°レベルとなる。これによりＪ
Ｋ型ラフリップフロップ６３のに入力がＨ°”レベルと
なり信号２０４はＨ”レベルとなる。なお、共通バスに
出力されていたＤＭＡコントローラ２を選択するアドレ
スが、信号２０３が“ＨＩＩレベルとなった時点でなく
なるため、信号１４１は信号２０３が゛°Ｈ゛レベルと
なった後に“Ｈ”レベルとなる。

第４図は信号１４０が゛Ｌ°゛レベルとなった時の動作
タイムチャートである。信号１４０がＬ　１１レベルと
なることにより、ＪＫ型ラフリップフロップ６４のＪ入
力が“Ｈ”レベルとなる。その結果、ＪＫ型ラフリップ
フロップ６４の出力Ｑが“Ｌ゛°°レベルり、ＡＮＤゲ
ート６５．５１をオフし、Ｄ型フリッフ・フロップ５２
の出力Ｑが゛Ｌ゛°レベルとなる。

よって、信号１３０　、２０３は“Ｈ°ルベルとなる。

その後、ＪＫ型ラフリップフロップ６４のＪ入力を“°
Ｈ”ルベルにした信号は、Ｄ型クリップ・フロップ６６
、６７、６８を経由した後、ＪＫ型ラフリップフロップ
６４のに入力を“Ｈルベルとする。このとき、信号２０
３は°Ｈ“ルベルとなっているため、ＪＫ型ラフリップ
フロップ６４のＪ入力はＬ　１１レベルとなっている。

よって、ＪＫ型ラフリップフロップ６４の出力Ｑは“′
Ｈ″レベルとなる。一方、信号１４１が゛Ｌ゛レベルと
なるケースと異なり、信号２０４は゛Ｈ″ルベルのまま
である。従って、ＭＰＵＩＩはＤＭＡコントローラ２の
アクセスを継続している状態にある。よって、信号２０
１は“Ｌ　１％レベル、信号２０２は゛Ｈ゛°レベルの
状態にあるため、ＪＫ型ラフリップフロップ６４の出力
Ｑが゛Ｈ″ルベルとなった時点で、上記手順（１）〜（
５）における動作を再度行なう。この動作は、応答信号
として信号１４０が“Ｌ゛ルベルなる間、繰り返される
。

（発明の効果） 以上説明したように、本発明によれば、ＤＭＡ動作中を
示す信号を受信するとＭＰＵ部のバスインタフェース制
御回路をデイセーブにし、その後再度バスインタフェー
ス制御回路をイネーブルにする手段を設けたので、ＭＰ
Ｌ１部の動作を中断させる必要がないため、外部入力信
号によりＭＰＵ部のサイクルを中断し、その後中断され
たサイクルを再実行できる機能を持たないＭＰＵ部も使
用できる。また、ＭＰＵ部がＤＭＡコントローラのベク
タを２売むアクセスにおいてＤＭＡコントローラがＤＭ
Ａ動作中であった場合にも、ＤＭＡコントローラがＤＭ
Ａ動作中であることを示す信号を発するだけでよく、特
別なベクタを出力するための回路は必要としない。

さらに、ＤＭＡ動作中を示す信号が送られても、ソフト
ウェアによるリカバリ処理は必要としない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例におけるバスインタフェース制御回路の構成を
示す論理回路図、第３図及び第４図は本実施例の動作を
示すフローチャート、第５図は従来のマイクロコンピュ
ータ装置の一構成例を示すブロック図である。 １０・ １１◆ １２・ １３・ １４・ １５・ ００ ＭＰＵ部、 詐ＰＵ　１ アドレスデコーダ、 バスインタフェース制御回路、 アドレスバッファ、 データバッファ、 ・共通バス。 ！！’！尋いノ”４ングプエ〜又４ン１１乏ｐＢりΣＳ
第 図 第 図

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサと、ＤＭＡコントローラと、入出力
   制御装置と、記憶装置とを少なくとも共通バスに接続し
   て構成し、かつ前記共通バスのバス使用権の状態を監視
   するＤＭＡＣバス権制御部と、バス使用権を決定するバ
   ス権制御部とを有するマイクロコンピュータ装置であっ
   て、前記マイクロプロセッサがＤＭＡサイクル実行中の
   前記ＤＭＡコントローラをアクセスした場合にＤＭＡ動
   作中を示す信号により前記マイクロプロセッサに応答す
   るバス制御方式において、 ＤＭＡ動作中を示す信号を受信したときは前記マイクロ
   プロセッサの動作を継続した状態で前記共通バス上に送
   出された前記ＤＭＡコントローラへのアクセスを一度終
   了させた後、前記ＤＭＡコントローラへのアクセスを再
   開するように前記マイクロプロセッサの前記共通バスの
   インタフェースを制御することを特徴とするバス制御方
   式。