JPH04333947A - デュアルバスシステムにおけるｉ／ｏアクセス制御方式 - Google Patents
デュアルバスシステムにおけるｉ／ｏアクセス制御方式Info
- Publication number
- JPH04333947A JPH04333947A JP10531391A JP10531391A JPH04333947A JP H04333947 A JPH04333947 A JP H04333947A JP 10531391 A JP10531391 A JP 10531391A JP 10531391 A JP10531391 A JP 10531391A JP H04333947 A JPH04333947 A JP H04333947A
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- JP
- Japan
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- bus
- access
- shared
- same
- shared buses
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- Pending
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 10
- 238000012544 monitoring process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセサから
なるシステムに関し、特に複数のマイクロプロセサと複
数の共有バスとからなるデュアルバスシステムにおける
Ｉ／Ｏアクセス制御方式に関する。
なるシステムに関し、特に複数のマイクロプロセサと複
数の共有バスとからなるデュアルバスシステムにおける
Ｉ／Ｏアクセス制御方式に関する。
【０００２】
【従来の技術】従来のデュアルバスシステムにおけるＩ
／Ｏアクセス制御方式では、Ｉ／Ｏ（入出力部）をデュ
アルバスのどちらか一方のバスにだけに接続するか、Ｉ
／Ｏにデュアルバスのどちらのバスに接続するかの切り
替え回路を接続しておき、プロセサ部からどちらかのバ
スに接続するかを指示することによりアクセス制御して
いる。
／Ｏアクセス制御方式では、Ｉ／Ｏ（入出力部）をデュ
アルバスのどちらか一方のバスにだけに接続するか、Ｉ
／Ｏにデュアルバスのどちらのバスに接続するかの切り
替え回路を接続しておき、プロセサ部からどちらかのバ
スに接続するかを指示することによりアクセス制御して
いる。
【０００３】
【発明が解決しようとする課題】従来のデュアルバスシ
ステムにおけるＩ／Ｏアクセス制御方式では、２台のバ
スマスタがそれぞれ違ったＩ／Ｏをアクセスしようとし
ても、バスが他のバスマスタによって占有されていてア
クセス出来なかったり、各バスマスタがＩ／Ｏをアクセ
スする度にＩ／Ｏをどのバスに接続するか指示する必要
がるという欠点がある。
ステムにおけるＩ／Ｏアクセス制御方式では、２台のバ
スマスタがそれぞれ違ったＩ／Ｏをアクセスしようとし
ても、バスが他のバスマスタによって占有されていてア
クセス出来なかったり、各バスマスタがＩ／Ｏをアクセ
スする度にＩ／Ｏをどのバスに接続するか指示する必要
がるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の方式は、２本の
共有バスと、各前記共有バスにそれぞれ接続された複数
台の入出力部（Ｉ／Ｏ）と、各前記共有バスにアクセス
可能な複数台のバスマスタとを有するデュアルバスシス
テムにおけるＩ／Ｏアクセス制御方式において、各前記
バスマスタは、プロセサ部と、このプロセサ部がアクセ
スしようとしている前記Ｉ／Ｏと現在前記共有バスを通
してアクセスされている前記Ｉ／Ｏとが同一か否かを比
較する監視回路と、この監視回路によって開閉制御され
るバスアクセス要求信号用の２つのゲート回路とを有し
、前記監視回路の前記比較結果が同一の時には前記ゲー
ト回路を閉じ、前記比較結果が同一でない時には前記ゲ
ート回路を開けることを特徴とする。
共有バスと、各前記共有バスにそれぞれ接続された複数
台の入出力部（Ｉ／Ｏ）と、各前記共有バスにアクセス
可能な複数台のバスマスタとを有するデュアルバスシス
テムにおけるＩ／Ｏアクセス制御方式において、各前記
バスマスタは、プロセサ部と、このプロセサ部がアクセ
スしようとしている前記Ｉ／Ｏと現在前記共有バスを通
してアクセスされている前記Ｉ／Ｏとが同一か否かを比
較する監視回路と、この監視回路によって開閉制御され
るバスアクセス要求信号用の２つのゲート回路とを有し
、前記監視回路の前記比較結果が同一の時には前記ゲー
ト回路を閉じ、前記比較結果が同一でない時には前記ゲ
ート回路を開けることを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００６】図１は本発明の一実施例のブロック図であ
る。同図において、共有バスＢ１，Ｂ２には、バスマス
タ１−１，１−２と、Ｉ／Ｏ６−１，６−２とが接続さ
れており、バスマスタ１−１，１−２はそれぞれ、バス
要求信号用のゲート回路４−１，４−２，５−１，５−
２、監視回路３−１，３−２、プロセサ部（ＣＰＵ）２
−１，２−２を有する。例えば、プロセサ部２−１が共
有バスＢ１を通してＩ／Ｏ６−１にアクセスしている最
中に、プロセサ部２−２がＩ／Ｏ６−２をアクセスしよ
うとした場合、監視回路３−２は、プロセサ部２−２の
指定Ｉ／Ｏアドレスと共有バスＢ１，Ｂ２上のアドレス
とを比較し、両者が同一アドレスでなければ、ゲート回
路４−２，５−２を開けてプロセサ部２−２のバス要求
信号を共有バスＢ１，Ｂ２に接続させ、共有バスＢ２が
使用されていなければプロセサ部２−２は、共有バスＢ
２を通してＩ／Ｏ６−２にアクセスできる。また、プロ
セサ部２−２がＩ／Ｏ６−１をアクセスしようとした場
合、監視回路３−２は、指定Ｉ／Ｏアドレスと共有バス
Ｂ１，Ｂ２のアドレスとを比較し、両者が同一アドレス
であれば、他のプロセサ部がアクセス中である事を認識
しゲート回路４−２，５−２を閉じて、プロセサ部２−
２のバス要求信号が共有バスＢ１，Ｂ２に接続されない
ようにする。この後、プロセサ部２−１がＩ／Ｏ６−１
のアクセスを終了したら、ゲート回路４−２，５−２を
開けて、プロセサ部２−２のバス要求信号を共有バスＢ
１，Ｂ２に接続させ、共有バスＢ１，Ｂ２のどちらかを
通してプロセサ部２−２は、Ｉ／Ｏ６−１にアクセスで
きる。
る。同図において、共有バスＢ１，Ｂ２には、バスマス
タ１−１，１−２と、Ｉ／Ｏ６−１，６−２とが接続さ
れており、バスマスタ１−１，１−２はそれぞれ、バス
要求信号用のゲート回路４−１，４−２，５−１，５−
２、監視回路３−１，３−２、プロセサ部（ＣＰＵ）２
−１，２−２を有する。例えば、プロセサ部２−１が共
有バスＢ１を通してＩ／Ｏ６−１にアクセスしている最
中に、プロセサ部２−２がＩ／Ｏ６−２をアクセスしよ
うとした場合、監視回路３−２は、プロセサ部２−２の
指定Ｉ／Ｏアドレスと共有バスＢ１，Ｂ２上のアドレス
とを比較し、両者が同一アドレスでなければ、ゲート回
路４−２，５−２を開けてプロセサ部２−２のバス要求
信号を共有バスＢ１，Ｂ２に接続させ、共有バスＢ２が
使用されていなければプロセサ部２−２は、共有バスＢ
２を通してＩ／Ｏ６−２にアクセスできる。また、プロ
セサ部２−２がＩ／Ｏ６−１をアクセスしようとした場
合、監視回路３−２は、指定Ｉ／Ｏアドレスと共有バス
Ｂ１，Ｂ２のアドレスとを比較し、両者が同一アドレス
であれば、他のプロセサ部がアクセス中である事を認識
しゲート回路４−２，５−２を閉じて、プロセサ部２−
２のバス要求信号が共有バスＢ１，Ｂ２に接続されない
ようにする。この後、プロセサ部２−１がＩ／Ｏ６−１
のアクセスを終了したら、ゲート回路４−２，５−２を
開けて、プロセサ部２−２のバス要求信号を共有バスＢ
１，Ｂ２に接続させ、共有バスＢ１，Ｂ２のどちらかを
通してプロセサ部２−２は、Ｉ／Ｏ６−１にアクセスで
きる。
【０００７】
【発明の効果】以上説明したように本発明によれば、各
バスマスタがアクセスしようとするＩ／Ｏを他のバスマ
スタがアクセス使用中でないか、また使用中でない場合
にどちらかのバスに接続されているかを判別し、もしそ
のバスが使用できない場合にはＩ／Ｏの接続を他方のバ
スに切り替える等の煩雑な制御を不要にして、各バスマ
スタが効率的にＩ／Ｏをアクセスできる。
バスマスタがアクセスしようとするＩ／Ｏを他のバスマ
スタがアクセス使用中でないか、また使用中でない場合
にどちらかのバスに接続されているかを判別し、もしそ
のバスが使用できない場合にはＩ／Ｏの接続を他方のバ
スに切り替える等の煩雑な制御を不要にして、各バスマ
スタが効率的にＩ／Ｏをアクセスできる。
【図１】本発明の実施例を示すブロック図である。
Ｂ１，Ｂ２ 共有バス
１−１，１−２ バスマスタ
４−１，４−２，５−１，５−２ ゲート回路３
−１，３−２ 監視回路 ２−１，２−２ プロセサ部（ＣＰＵ）６−１，
６−２ Ｉ／Ｏ
−１，３−２ 監視回路 ２−１，２−２ プロセサ部（ＣＰＵ）６−１，
６−２ Ｉ／Ｏ
Claims (1)
- 【請求項１】 ２本の共有バスと、各前記共有バスに
それぞれ接続された複数台の入出力部（Ｉ／Ｏ）と、各
前記共有バスにアクセス可能な複数台のバスマスタとを
有するデュアルバスシステムにおけるＩ／Ｏアクセス制
御方式において、各前記バスマスタは、プロセサ部と、
このプロセサ部がアクセスしようとしている前記Ｉ／Ｏ
と現在前記共有バスを通してアクセスされている前記Ｉ
／Ｏとが同一か否かを比較する監視回路と、この監視回
路によって開閉制御されるバスアクセス要求信号用の２
つのゲート回路とを有し、前記監視回路の前記比較結果
が同一の時には前記ゲート回路を閉じ、前記比較結果が
同一でない時には前記ゲート回路を開けることを特徴と
するデュアルバスシステムにおけるＩ／Ｏアクセス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10531391A JPH04333947A (ja) | 1991-05-10 | 1991-05-10 | デュアルバスシステムにおけるｉ／ｏアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10531391A JPH04333947A (ja) | 1991-05-10 | 1991-05-10 | デュアルバスシステムにおけるｉ／ｏアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04333947A true JPH04333947A (ja) | 1992-11-20 |
Family
ID=14404218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10531391A Pending JPH04333947A (ja) | 1991-05-10 | 1991-05-10 | デュアルバスシステムにおけるｉ／ｏアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04333947A (ja) |
-
1991
- 1991-05-10 JP JP10531391A patent/JPH04333947A/ja active Pending
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