JPH0363846A - ルックアップテーブル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ル・Ｉクアップテーブル装置に関し、より詳
細には、画像処理回路を構成する要素として用いられる
複数のルックアップテーブルを１つのメモリに有するル
ックアップテーブル装置に関するや 〈従来の技術〉 画像読取装置や画像読取記録装置などにおいては、光電
子増倍管（フォトマルチプライヤ）、撮像管およびＣＣ
Ｄなどの固体撮像素子等を用いて、原稿画像を読み取っ
た後に、読み取られた画像信号を画像処理装置において
種々の画像処理を行った後に適当な画像記録装置によっ
て感光材料や感光体等の記録材料に記録している。

例えば、写真やフィルムなどの連続階調画像の原稿をＣ
ＯＤで読み取って電気信号に変換した後、網点階調画像
を有する印刷用フィルムなどを作製するスキャナーなど
の画像読取記録装置においては、ＣＣＤで読み取った画
像信号を画像処理装置において、ゲイン補正などのアナ
ログ補正後、Ａ／Ｄ変換し、シェーディング補正や暗時
補正などのＣＯＤ補正をし、次いで、対数変換、階調変
換、倍率変換、平滑化、鮮鋭化などの各処理後、網掛処
理して、網点画像信号とし、この網点画像信号を画像記
録装置において、光源の発光信号に変調してフィルム上
に網点画像を再生している。

このような画像処理装置や画像記録装置の変調処理装置
（以下、総称して画像処理装置という）においては、あ
る入力信号に対応して予め定められたデータを迅速かつ
簡便に読み出すために、多数のルックアップテーブル（
ＬＵＴ）が用いられている。　従来、これらのルックア
ップテーブル（ＬＵＴ）は、それぞれ１つずつ個々のメ
モリに格納されていた。

また、このような画像処理装置においては、複数の画像
処理を行う回路をゲートアレイ方式等でＩＣ化して複数
の異なる画像処理を行うことのできる高集積化画像処理
回路が用いられている。

〈発明が解決しようとする課題〉 ところで、１つのＬＵＴに対し１つのメモリを用いると
、多数のＬＵＴを用いる場合、メモリの周辺回路、例え
ば中央処理装置（ＣＰＵ）からデータを書いたりするた
めの周辺回路などが数多くなり、回路構成が大変になる
。

例えば、前記画像処理回路をゲートアレイ等でＩＣ化し
ようとする際に、ＬＵＴを格納したメモリも一緒にＩＣ
化しようとすると、ＩＣが高いものになり、回路構成全
体のコストが高くなってしまう。

このため、従来は、ＬＵＴを格納するメモリは、ＩＣの
外部に配置されていた。　と　こ　ろで、多数のＬＵＴ
を用いる画像処理装置において、１つのＬＵＴを１つの
メモリに格納し、複数の処理回路をゲートアレイ等によ
りＩＣ化しようとすると、ＩＣと外付はメモリとを接続
するデータラインやアドレスラインの信号線などがそれ
ぞれのメモリに対して必要となり、接続するためのビン
数が不足し、ＩＣ化できる回路規模が制限されてしまう
という問題がある。

例えば、１つのＬＵＴにアクセスするための信号線がＮ
本必要な場合には、２個のＬＬＩＴの場合は２Ｎ本、Ｍ
個のＬＵＴを用いる場合にはＭ−Ｎ本の信号線が必要と
なり、ＩＣ化する際にＩＣのピン数が不足してしまう。

また、最近、ＬＵＴを格納するためのメモリの容量が大
きくなってきており、非常に小さなＬＵＴに個々にメモ
リチップを配置するのは、コストダウンの妨げとなって
いる。

本発明の目的は、上記従来技術の問題点を解消し、１つ
のメモリに少なくとも２つのＬＵＴを格納し、時分割で
これら複数のＬＵＴにアクセスするように構成すること
により、ＬＯＴヘアクセスするための信号線を減らすこ
とができ、装置構成をコンパクトで安価なものとするこ
とができるばかりか、ＬＵＴを格納するメモリを外部に
配置する場合にも、複数の処理回路をゲートアレイ等に
よりＩＣ化する際にもＩＣ化できる回路規模を大きくで
き、必要なメモリの個数を減らすことができ、１つのＩ
Ｃの有する処理機能を増大させることができ、装置構成
全体として、例えば画像処理装置全体としてのコストを
低減させることのできるルックアップテーブル装置を提
供するにある。

く課題を解決するための手段〉 上記目的を達成するために、本発明は、複数のルックア
ップテーブルを格納する１つのメモリと、この複数のル
ックアップテーブルの１つへの入力信号を選択するデー
タセレクタと、前記複数のルックアップテーブルのそれ
ぞれに対応して設けられ、それぞれのルックアップテー
ブルの出力をラッチするラッチ回路とを有することを特
徴とするルックアップテーブル装置を提供するものであ
る。

前記メモリは、２つのルックアップテーブルを格納する
のが好ましい。

〈発明の作用〉 本発明に係るルックアップテーブル装置は、１つのメモ
リに２つ以上のＬＵＴを格納し、前記メモリに接続され
たデータセレクタにより複数のＬＵＴのうちの１つへの
入力信号を順次選択し、この入力信号により選択された
ＬＵＴからデータを読み取り、このＬＵＴからの出力デ
ータを一時的に対応するラッチ回路で保持した後に必要
に応じて順次、次の処理回路に出力することにより、あ
るいは、ＬＵＴからの出力データをＣＰＵに人力したり
、ＣＰＵからＬＬＩＴにデータを書き込んだりすること
により、複数のＬＵＴに時分割で順次アクセスすること
ができる。

従って、本発明のルックアップテーブル装置は、複数の
ＬＵＴにアクセスするための信号線の数を減らすことが
でき、また必要なメモリの個数を減らすことができ、装
置の回路構成をコンパクトで安価なものとすることがで
きる。

このため本発明のルックアップテーブル装置を用いる処
理装置、例えば画像処理装置の回路構成において、少な
いメモリを外部＆：置いてゲートアレイ等によりＩＣ化
する際に回路規模を大きくすることができ、１つのＩＣ
の有する機能を増大させることができるので、前記処理
装置、画像処理装置の装置全体の回路構成をコンパクト
で安価なものとすることができる６〈実施態様〉 本発明に係るルックアップテーブル装置を添付の図面に
示す好適実施例に基づいて詳細に説明する。

第１図は、本発明のルックアップテーブル装置の一実施
例を示すブロック図である。

同図に示すルックアップテーブル装置１０は、データセ
レクタ１２と、第１のルックアップテーブル（以下、Ｌ
ＵＴとする）とｉ２のＬＵＴとの２つのＬＵＴを格納す
るメモリ１４と、第１のＬＵＴの出力をラッチするラッ
チ回路１６と、第２のＬＯＴの出力をラッチするラッチ
回路１８と、図示しないＣＰＵへ伝送するデータおよび
前記ＣＰＵからメモリ１４に書き込むデータを伝送する
双方向バッファ２ｏとを有する。

データセレクタ１２は、第１のＬＵＴへの入力信号ＩＮ
Ｉと、第２のＬＵＴへの入力信号ＩＮ２と、ＣＰＵ７ド
レス信号ＣＰＵ　ＡＤＲＥＳＳとの３つの入力信号の中
から図示しないＣＰＵなどの指令もしくは予め定められ
た順序で順次１つの入力信号を選択し、メモリ１４社伝
送するためのもので、マルチプレクサ（ＭＵＸ）などの
データセレクタを用いることができる。　データセレク
タ１２とメモリ１４とは１組の信号線、すなわちアドレ
スラインで接続され、データセレクタ１２により選択さ
れた１つの入力信号がメモリ１４に伝送される。

メモリ１４は、第１のＬＵＴと第２のＬＵＴを格納する
メモリであり、ＣＰＵなどによりその内容が書き込まれ
たり、書き変えられることがない場合はＲＯＭでもよい
が、ＣＰＵからの書き込みを考慮する必要がある場合は
ＲＡＭで構成するのがよい、　　１つのメモリに２つの
ＬＵＴすなわち第１のルックアップテーブルであるＬＵ
Ｔ　１と第２のルックアップテーブルＬＵＴ２の内容を
割り付ける方法としては、どのような方法でもよいが、
例えば、以下の表１に示すようにＬＵＴ　１およびＬＬ
ＩＴ２の内容が８ｂｉｔデータである時、アドレスデー
タを９ｂｉｔとしてメモリアドレスがｏｏｏｏｏｏｏｏ
ｏ〜０１１１１１１１１まではＬＵＴ　１に割り付け、
メモリアドレス１００００００００〜１１１１１１１１
１まではＬＯＴ２に割り付ける方法などを用いることが
できる。

表　　１ メモリの割付 ここでは、ＬＵＴ　１およびＬＵＴ　２の内容を読み出
すためのアドレスデータを９ｂｉｔデータとし、先頭の
Ｉｂ１ｔをＬＵＴ　１とＬＯＴ２のいずれのＬＵＴを選
択するかの判別データ、例えば０であればＬＵＴ　１を
、１であればＬＯＴ２のルックアップテーブルの内容を
読み出すように構成される。　こうして読み出されるデ
ータは前述したように８ｂｉｔデータである。

このように構成することにより、ａｂｉｔのメモリデー
タからなる２つのＬＵＴを格納したメモリ１４へのアド
レスラインは、９ｂｉｔのアドレスデータを伝送する９
本の信号線であればよい。　一方、８ｂｉｔのメモリデ
ータからなる２つのＬＵＴを別々のメモリへ格納した場
合、各メモリへのアドレスデータは８ｂｉｔであり、各
メモリへアクセスするため信号線はそれぞれ８木が必要
で、合計１６本の信号線が必要となる。　第１図に示す
本発明のルックアップテーブル装置１０のように２つの
ＬＵＴを格納した１つのメモリ１４においては、アクセ
スするための信号線を９本とすることができる。

上記の例では、ＬＵＴ　１とＬＯＴ２のメモリ量を等し
くしたけれども、本発明はこれに限定されるわけではな
く、一方を多く、他方を少なくしてもよい。

また、メモリ１４に格納されるＬＵＴの数は、２つに限
定されるわけではなく、３つ以上であってもよく、メモ
リ１４の容量、ＬＵＴの大きさおよび内容に応じて適宜
窓めればよいが、１つのメモリに格納するＬＵＴの数が
多くなれば、メモリの中からある特定のＬＯＴのデータ
を読み出すのＣ必要な時間が長くなる。

従って、本発明のルックアップテーブル装置１０を低速
で動作させることが可能な場合には１つのメモリに多数
のＬＵＴを格納させることができる。

画像処理装置のように大量の画素データを処理する場合
などのように、データ処理にある程度の速度が要求され
る場合には、２つのＬＵＴを１つのメモリに格納するの
が好ましい。

−ａに１つのＬＵＴヘアクセスするための信号線の本数
をＮ本とするとき、２つのＬＵＴを用いる場合、従来の
装置のように、１つのＬＵＴを１つのメモリに格納して
用いると２Ｎ木の信号線が必要であるが、本発明のルッ
クアップテーブル装置のように２つのＬＵＴを１つのメ
モリに格納して用いるとＮ＋１本の信号線に減らすこと
ができる。　さらに、２Ｍ個または２Ｍ−１個のＬＵＴ
を用いる場合に従来装置で必要な２Ｍ−Ｎ本または（２
Ｍ−１）　　・Ｎ本の信号線をＮ＋Ｍ本の信号線に減ら
すことができる。

メモリ１４から延長されるデータラインはラッチ回路１
６．１８および双方向バッファ２０に接続される。

ラッチ回路１６および１８は、それぞれメモリ１４から
順次出力される第１のＬＵＴ　（ＬＵＴｌ）および第２
のＬＵＴ　（ＬＯＴ２）のデータを一時的に蓄えておく
回路であって、ラッチ回路１６は、ＩＮＩによるＬＬＩ
Ｔ　１の８ｂｉｔのデータを０ＵＴＩとして出力し、ラ
ッチ回路１８は、ＩＮ２によるＬＯＴ２の８ｂｉｔのデ
ータを０ＵＴ２として出力する。

双方向バッファ２０は、ＣＰＵにメモリ１４からのデー
タを伝送するとともに、ＣＰＵからメモリ１４に書き込
むためのデータを伝送することのできる伝送方向切換器
である。

ここで、本発明のルックアップテーブル装置１０におい
ては、２つのＬＵＴを格納するメモリ１４を除いて、す
なわち、データセルフタ１２．２つのラッチ回路１６．
１８および双方向バッファ２０は、図示しないＣＰＵと
一緒にゲートアレイ等によりＩＣ化することができる。

この時、メモリ１４とＩＣとの間には、ＩＣのデータセ
レクタ（ＭＵＸ）１２に接続される、例えば９本の信号
線からなるデータラインと２つのラッチ回路１６および
１８に接続される、例えば８本の信号線からなるデータ
ラインが接線される。　この他、図示しないがメモリ１
４とＣＰＵとの間には、メモリ１４からＣＰＵへの読み
出し、またはＣＰＵからメモリ１４への書き込みを制御
するための制御ラインが接続されている。　また、図示
しないがＩＣ内において、データセレクタ（ＭＵＸ）１
２を制御するための制御ライン、ラッチ回路１６および
１８を制御するための制御ラインなどがタイミング制御
回路との間に接続される。　このようにＣＰＵおよび制
御回路の構成は、従来公知の回路構成を用いることがで
きる。

本発明のルックアップテーブル装置１０は、基本的に以
上のように構成されるが、以下にその作用について述べ
る。

まず、データセレクタ（ＭＵＸ）１２はタイミング制御
回路からの所定の信号に基づいてＩＮＩを選択し、ＩＮ
Ｉから入力された先頭がＯである９ｂｉｔのアドレスデ
ータをメモリ１４に出力する。　メモリ１４ではＬＵＴ
　１からアドレスデータに応じた８ｂｉｔのメそリデー
タを読み出し、ラッチ回路１６へ出力し、ラッチ回路１
６で一時的に保持した後、０ＵＴ１に出力する。　一方
、タイミング制御回路からの信号が切り換ると、データ
セレクタ（ＭＬＩｘ）１２はＩＮ２を選択し、ＩＮ２か
ら入力された先頭が１である９ｂｆｔアドレスデータを
メモリ１４に出力し、メそり１４ではＬＬＪＴ２から５
ｂｔｔのメモリデータを読み出し、ラッチ回路１８へ出
力し、ラッチ回路１８で一時的に保持した後、０ＵＴ２
に出力する。

こうして、データセレクタ（ＭＵＸ）１２はＩＮＩおよ
びＩＮ２をタイミング制御回路の所定の信号、例えばク
ロック信号に応じて交互に時分割で入力信号を選択し、
メモリ１４へ出力する。　また、ラッチ回路１６と１８
では、タイミング制御回路の所定の信号、例えば、クロ
ック信号に対応した信号に従って、交互にデータの一時
保持と出力とを時分割でくり返す。

なお、データセレクタ（ＭＵＸ）　１２テｃＰＵ八ＤＲ
ＥＳＳが選択される場合には、この信号でアドレスが指
定され、ＣＰＵは、そのアドレスのメモリに対して双方
向バッファ２０を介してデータの読み出しまたは書き込
みを行う。

第２図に、第１図に示す本発明のルックアップテーブル
装置１０の具体的な回路構成の一実施例を示す、　さら
に第３図および第４図に、第２図に示すルックアップテ
ーブル装置１０のそれぞれ異なる動作状態の一例のタイ
ムチャートを示す、　なお、第２図に示すルックアップ
テーブル装置１０の構成要素は、タイミング制御回路２
２を除き、第１図に示すルックアップテーブル装置１０
と全く同一であるので、その詳細な説明は省略する。

第２図において、データセレクタ（ＭＵＸ）１２のＡ％
ＢおよびＣは、それぞれＩＮＩ、ＩＮ２およびＡｏｒｔ
（’Ｍ１図ではＣＰＩＪ　ＡＤＲＥＳＳとして示す）の
入力側端子を示し、Ｙは出力側端子を示す。　また、Ｓ
ｌ、Ｓ２は人刃先Ａ、Ｂ、Ｃの選択信号（入力端子）で
ある。

メモリ１４＆：おけるＡはメモリアドレスデータ（入力
端端子）、Ｄはメモリデータ（出力側端子を示す。　ま
たＷＥ、ＯＥは、それぞれメモリ１４からの読み出しお
よび書き込みのタイミング信号入力端子である。

ラッチ回路１６および１８＆：おけるＤはメモリデータ
（入力端端子）、Ｑは出力データ（出力側端子）である
。

双方向バッファ２０のＤＡＴＡは、図示しないＣＰＵと
メモリ１４との間のデータ（例えば画像データ）の伝送
を行うためのＣＰＵとの間の入出カラインである。

タイミング制御回路２２は、ＭＵＸ１２、メモリ１４、
ラッチ回路１６および１８、双方向バッファ２０の信号
選択および入出力のタイミングを制御するための制御回
路である。　ここで入力側において、ＣＬＫはクロック
信号（入力側端子）、ＭＯＤＥはＣＰＵアクセス動作（
ＭＯＤＥ＝０）、リアルタイム動作（ＭＯＤＥ＝１）と
を選択するモード選択信号（入力側端子）、ＲＤおよび
ＷＲはそれぞれＣＰＵからのメモリ読み出し信号および
メモリ書き込み信号（入力端子）を示す、　また、出力
側において、Ｇ１およびＧ２は、それぞれ双方向バッフ
ァ２０のＣＰＵによるメモリ１４の読み出しおよび書き
込みのデータの伝送方向制御信号（出力端子）であり、
Ｓｌ、Ｓ２は前述したようにＭＵＸ１２のセレクト信号
（出力端子）、ＷＥおよびＯＥは、前述したように、メ
モリ１４の書き込みおよび読み出しタイミング信号、Ｃ
１およびＣ２は、それぞれラッチ回路１６および１８の
入出力のタイミング制御信号である。

ここでデータセレクタであるＭＵＸ１２の動作は、制御
回路２２からのＳｌおよびＳ２の信号により入刃先をＡ
、Ｂ、Ｃのうちから選択し、Ｙ出力としてメモリ１４に
出力する。　選択方法の一例を表２に示す。

表　　　２ まず、ＣＰＵによるメモリ１４のＬＵＴ　１またはＬＵ
Ｔ２の読み出しおよび書き込みを行うＣＰＵアクセス動
作をさせる場合には、タイ主ング制御回路２２ヘモード
選択信号ＭＯＤＥ＝Ｏが入力され、タイミング制御回路
２２からＭＵＸ１２へＭＵＸセレクト信号５１＝Ｏ。

５２＝１が入力されている。

この時、第３図Ｃ示すように、タイミング制御回路２２
のメモリ読み出し信号ＲＤ、メモリ書き込み信号ＷＥが
変化すると、ＲＤの変化に応じＧ１が変化して双方向バ
ッファ２０をメモリ】４からＣＰＵヘデータが伝送され
る方向にデータ伝送方向を切換えるとともにＯＥが変化
してメそり１４を読み出し可能な状態として、ＷＲの変
化に応じ、Ｇ２により双方向バッファ２０のデータ伝送
方向をＣＰＵからメモリ１４に向う方向に切り換えると
ともに、ＷＥによりメモリ１４を書き込み可能な状態に
する。

一方、メモリ１４に収納されたＬＵＴ　１とＬＵＴ２を
順次読み出すリアルタイム動作を行わせる場合には、タ
イミング制御回路２２ヘモード選択信号ＭＯＤＥ＝１が
入力され、タイミング制御回路２２からＭＵＸ１２へ常
にＭＵＸセレクト信号５２＝０が入力されている。　ま
たこの時には、タイミング制御回路２２からメモリ１４
ヘメモリ書き込み信号ＷＥ＝　１、メモリ読み出し信号
０Ｅ＝Ｏが常に入力されており、メそり１４への書き込
みは禁止され、メモリ１４からの読み出しは常時可能な
状態にされる。

ここで、第４図に示すように、タイミング制御回路２２
へ図示のようなりロック信号ＣＬＫが人力されると、こ
れに応じ、ＭＵＸセレクト信号Ｓ１が変化し、表２に示
すようＣ人刃先をＡ（０，ＩＮＩ）とＢ（１、ｌＮ２）
に切り換え、これに対応してタイくング制御信号Ｃ１お
よびＣ２が変化して、それぞれラッチ回路１６および１
８の入出力を制御する。　すなわち、第４図に示すよう
に、ＭＵＸセレクト信号Ｓ１の０と１との変化に従って
メモリ１４の入力端メモリＡの内容が０．ＩＮＩのメモ
リアドレスデータと１、ＩＮ２のメモリアドレスデータ
とに切り換わり、メモリ１４の出力側およびラッチ回路
１６と１８の入力側のメモリＤの内容がこれらのアドレ
スデータに応じて読み出された表１に示すメモリ内容す
なわちＬＵＴ　１とＬＯＴ２のデータとに切り換わる。

　また、第４図に示すように、ラッチ回路１６のＯＵＴ
！およびラッチ回路１８の０ＵＴ２がそれぞれ信号Ｃ１
およびＣ２の立ち上りで切り換わる。

こうして、第２図に示すルックアップテーブル装置１０
において、表１に示すＬＵＴ　１とＬＯＴ２の２つのル
ックアップテーブルの内容が１つのメモリ１４から順次
読み出される。

本発明のルックアップテーブル装置は、複数のＬＯＴを
必要とする回路、特に画像処理装置の各種処理回路、例
えば、諧調変換処理回路、平滑化処理回路および鮮鋭化
処理回路などじ好適に用いることができる。

以上、本発明について好適実施例を挙げて説明したが、
本発明は、これに限定されるものではなく、本発明の要
旨を逸脱しない範囲において種々の改良並びに設計の変
更が可能なことは勿論である。

〈発明の効果〉 以上、詳述したように、本発明によれば、１つのメモリ
に複数のルックアップテーブルを格納するので、１つの
ルックアップテーブルを個々に１つのメモリに格納する
場合に比べて、ルックアップテーブルＣアクセスするた
めの信号線を減らすことができる。

このため、本発明によれば、複数の処理回路をゲートア
レイ等によりＩＣ化する際に複数のルックアップテーブ
ルを１つの外付はメモリに格納することにより、個々の
外付はメモリに格納する場合に比べて、信号線の数を減
らすことができるので、ＩＣ化に際してビン数の不足を
招くことがなく、ＩＣ化の規模が制限されない。

従って、本発明によれば、使用するメモリの数を減らす
ことができ、ＩＣ化した際にもコンパクト化できるので
、装ｒＪｌ＃を成をコンパクトかつ安価にすることがで
きる。　よって、本発明のルックアップテーブル装置は
、多数の処理を行う画像処理装置の各ｆｉｔ処理回路に
好適に用いることができる。

符号の説明 １０・・・ルックアップテーブル装置、１２・・・マル
チプレクサ（ＭＵＸ）、１４・・・メモリ、 １６．１８・・・ラッチ回路、 ２０・・・双方向バッファ、 ２２・・・タイ主ング制御回路

【図面の簡単な説明】

第１図は、本発明に係るルックアップテーブル装置の一
実施例の構成を示すブロック図である。 第２図は、第１図に示すルックアップテーブル装置の具
体的な回路構成の一実施例のブロック図である。 第３図および第４図は、第２図２示すルックアップテー
ブル装置のそれぞれ異なる動作状態の一例を示すタイム
チャートである。

Claims (1)

【特許請求の範囲】
1. （１）複数のルックアップテーブルを格納する１つのメ
   モリと、この複数のルックアップテーブルの１つへの入
   力信号を選択するデータセレクタと、前記複数のルック
   アップテーブルのそれぞれに対応して設けられ、それぞ
   れのルックアップテーブルの出力をラッチするラッチ回
   路とを有することを特徴とするルックアップテーブル装
   置。