JPH0364078B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、表示用制御装置の改良と統一に関す
る。

［背景技術］ 従来においては、CRTと比較して、液晶（以
下、「LCD」という）が小型であつた。たとえ
ば、１画面当たり、CRTでは80字×25行の表示
ができたのに、LCDでは40字×４行しか表示で
きなかつた。このために、LCD用表示制御装置
とCRT用表示制御装置とは全く別のものであり、
それらの一方の表示制御装置によつて、他方の表
示制御装置を共用することができなかつた。

ところで、近年、ハンドヘルドコンピユータ
（以下、「HHC」という）が普及し、このHHCの
表示装置は、低消費電力である必要性からLCD
表示装置が用いられている。この場合、LCDは、
画面の上下方向に２つに分けられて互いに密着配
置し、並列表示を行なつている。そして、HHC
は高性能化および高機能化が進んでおり、LCD
の表示性能はCRTの表示性能に近付きつつある。
したがつて、HHCにおいて、LCDおよびCRTの
両表示装置を駆動できる表示用制御装置の出現が
要請されている。このような要請が行なわれるの
は、現在、LCDとCRTとで全く異なる表示制御
を行なつているものの、LCDとCRTとは、本質
的には同じ表示制御を行なうことができるもので
あるという背景があるからである。

［背景技術の問題点］ しかし、現実的には、まず、LCDの表示仕様
が物理的に固定されている（たとえば、水平の走
査線の数がLCDによつて固定されている）し、
LCDの場合は垂直または水平の帰線が必要ない
ので、ソフトウエアの互換性を完全に維持したま
ま、それらの種々の仕様を有するLCDに対して、
CRTと同様に充分な表示制御を行なうことがで
きないという問題がある。

また、従来は、LCDは階調表示（中間調）が
できないために、CRTと同じ表示ができないと
いう問題がある。

さらには、LCDは一般に表示クロツクスピー
ドが遅いので表示制御装置のスピードが遅くな
り、CPUからのメモリのアクセスも遅くなつて
しまい、CRT表示の場合よりも装置の性能が低
下するという問題がある。

また、従来の表示制御装置は、外部レジスタの
追加ができないので、構成制御が必要な場合に、
これに必要な回路が多くなるという問題がある。
さらに、従来のソフトウエアを使用する場合、装
置が機能拡張されていると、そのソフトウエアの
実行に際し機能拡張の保護ができないという問題
もある。

［発明の目的］ 本発明は、上記従来の問題点に着目してなされ
たものであり、ソフトウエアの互換性を完全に維
持したまま、それらの種々の仕様を実現し、
LCD表示において階調表示を行ない、CRT表示
と同じ程度のアクセスを実現し、構成制御を可能
とし、さらに、従来のソフトウエアにおいて機能
拡張した場合の保護ができる表示制御回路を提供
することを目的とするものである。

［発明の概要］ 本発明は、CRTを表示制御するモード、また
は液晶を表示制御するモードを選択するモード選
択手段を設け、そのCRTの表示制御を実行する
手段と、その液晶の表示制御を実行する手段とを
有するものである。

［発明の実施例］ 第１図は、本発明の一実施例を示すブロツク図
である。

LCDC１０は、LCDまたはCRTの表示を制御
するLSIである。このLCDC１０は、CRTコント
ローラ１１と、データ信号を増幅するドライバ１
２と、アトリビユートグラフイツク１３と、アル
フア１４と、カラーセレクタ１５と、色変換を行
なう色パレツト１６と、コンポジツトカラージエ
ネレータ１７と、モードセレクトレジスタ７１と
を有する。CRTコントローラ１１は、パラメー
タをセツトするとそれに基づいてタイミング信号
に発生するものである。カラーセレクタ１５は、
表示手段２０としてカラーCRTを使用する場合
にはカラーを指定する４ビツトのデジタル信号を
出力するものである。コンポジツトカラージエネ
レータ１７は、Ｙ信号を作るため及びアナログ
RGB信号を作るために、Ｄ／Ａ変換したり、
LCDのタイプ１〜３の各モードに合せて出力信
号を発生するものである。

LCDC１０は、また、内部コントロールレジス
タ１８および第１図に示す回路を有する。

表示手段２０としては、CRTまたはLCDが使
用される。

LCDC１０の外部には、DRAMまたはSRAM
からなるVRAM（ビデオ用RAM）３０と、CPU
からのアドレス信号をラツチするアドレスラツチ
３１と、LCDC１０からのモードをラツチするデ
ータラツチ３２と、データラツチ３２からの信号
に基づいて、文字情報をドツトに変えるキヤラク
タジエネレータ３３と、内部コントロールレジス
タ１８からのデータを受ける外部コントロールレ
ジスタ３４とが設けられている。

次に、上記実施例の動作の概要について説明す
る。

第２図は、LCDC１０の中に設けられたＩ／Ｏ
レジスタの総てを示す図である。このＩ／Ｏレジ
スタは、互いに異なる複数のレジスタの機能を有
する。

ここで、表示手段２０としてのCRTに、文字
を表示するには、図示しないCPUからのデータ
信号がドライバ１２を介してVRAMに一旦書込
まれる。CRTC１０は、CRTの同期・走査に合
せてVRAM３０を繰返し読出す。この読出しデ
ータはデータラツチ３２にラツチされ、そのデー
タがキヤラクタジエネレータ３３およびアルフア
１４によつてドツトに変えられ、カラーセレクタ
１５によつて色信号に変換されてCRTに送られ
る。また、色変換を行ないたい場合には、カラー
パレツト１６が使用され、コンポジツトカラージ
エネレータ１７によつてＤ／Ａ変換されてＹ信号
がCRTに送られる。

一方、表示手段２０として、LCDを使用した
場合には、コンポジツトジエネレータ１７におい
て、Ｄ／Ａ変換されずに、別の操作によつて
LCDを表示制御する。この操作については、後
述する。なお、LCDを使用した場合に、その
LCDに送られる信号は、第１図においてLCDC１
０と表示手段２０との間のインタフエースに、
（ ）で囲んで示してある。

このようにして、上記インタフエースは、
CRTとLCDとに共用されている。

Ｉ／Ｏレジスタに、アドレス信号として、Ｄ
（HEX）つまり、「1101」を送ると、第２図の表
に示すように、データ「Ｐ，D6，……，D0」を
書込むことができる。このデータは、第３図に示
すレジスタバンクのアドレスとしての機能を有す
るレジスタを指定するものである。ここで、上記
「Ｐ」は後述するプロテクトビツトであるが、こ
れを別にし、「D6，……，D0」の７ビツトが、
第３図に示すアドレスと同じものであり、このア
ドレスと各レジスタの機能との対応関係は、同じ
く第３図に示してある。

たとえば、第２図のアドレスＤ（HEX）におけ
る「D6，……，D0」の７ビツトが、「1100101」
であれば、第３図における７ビツトのデータはモ
ニタコントロールとしてのレジスタの機能を発揮
する。この場合、ビツト７は、入力手段としてマ
ウスまたはライトペンを選択するビツトであり、
それが「１」のときにマウスを選択し、それが
「０」のときにライトペンを選択するものである。
ビツト６は、第１図に示すVRAM３０として
SRAM（スタテイツクRAM）またはDRAM（ダ
イナミツクRAM）を選択するビツトであり、そ
れが「１」のときにSRAMを選択し、それが
「０」のときにDRAMを選択するものである。ビ
ツト５は、表示手段２０としてLCDまたはCRT
を選択するビツトであり、それが「１」のときに
LCDを選択し、それが「０」のときにCRTを選
択するものである。

一方、第２図のアドレスＤ（HEX）における
「D6，……，D0）の７ビツトが、「1100110」で
あれば、第３図における８ビツトのデータはテス
ト／LCDコントロール／ラスタアジヤストとし
てのレジスタの機能を発揮する。この場合、ビツ
ト５，４，３，２は、LCDのタイプ１〜３（これ
らの各タイプについては後述する）を選択するビ
ツトであり、ビツト１，０は、第４図で説明する
垂直表示位置（ラスタアジヤスト）の量を選択す
るビツトである。

第４図は、垂直表示位置調整回路を示す図であ
る。

垂直表示位置調整回路４０は、シフトレジスタ
４１とセレクタ４２とで構成されている。シフト
レジスタ４１は、垂直同期信号と、クロツクとし
ての水平同期信号とを受け、その水平同期信号が
０，１，……，５，６個それぞれ遅れた信号を出
力するものである。入力された水平同期信号と同
じタイミングの出力信号が上部フレーム信号
FLM（Ｕ）となる。この上部フレーム信号FLM
（Ｕ）は、画面の垂直方向の上部に設けた上部液
晶４３（第４図Ｂ参照）を走査するときにタイミ
ングを取るものである。

セレクタ４２は、シフトレジスタ４１の出力信
号を選択し、下部フレーム信号FLM(L)として送
出すものである。下部フレーム信号FLM(L)は、
画面の垂直方向の下部に設けた下部液晶４４（第
４図Ｂ参照）を走査するときにタイミングを取る
ものであり、画面の走査線の数に応じて、上部液
晶４３の表示位相に対して、下部液晶４４の表示
位相を変化させるものである。実施例の場合に
は、上部液晶４３の表示位相に対して、下部液晶
４４の表示位相が遅れている。なお、上部液晶４
３と下部液晶４４とを密着して配設することによ
つて１つの画面を構成している。

たとえば、第４図Ｂに示すように、640×204の
LCDを使用し、640×200の画面を表示する場合
には、上部液晶４３のボーダー４３ｂとして２本
の走査線分だけ表示部４３ｄを下げる必要があ
る。このために、下部フレーム信号FLM(L)は、
走査線２本分だけ遅れる。この状態を第４図Ａに
示してある。

第４図において、ラスタアジヤスト０信号（第
３図においてはRAJ０で示されている）と、ラ
スタアジヤスト１信号（第３図においてはRAJ
１で示されている）とを変化させることによつ
て、下部フレーム信号FLM（Ｕ）の遅れ量を制御
できる。すなわち、ラスタアジヤスト０信号、，
ラスタアジヤスト１信号を、「０，０」，「０，
１」，「１，０」，「１，１」にすると、遅れ本数
は、それぞれ０，２，４，６本である。この遅れ
本数を適当に調節することによつて、上部液晶４
３と下部液晶４４との間で、表示部分の切れ目が
生じないようにすることができる。

第５図は、コンポジツトカラージエネレータ１
７の詳細を示す回路図である。この回路１７は、
CRTを表示する場合の表示制御信号と、LCDを
表示する場合の表示制御信号とを発生するもので
あり、LCD表示制御信号としては、LCDのタイ
プ１，２，３用の３種類の制御信号を発生する。

Ｄ／Ａコンバータ１７ａは、カラーパレツト１
６から受けたＲ，Ｇ，Ｂのそれぞれのデジタル信
号をアナログ信号に変換するものであり、この変
換されたアナログ信号がCRTの表示制御信号と
して使用される。アダー１７ｂは、カラーパレツ
ト１６から送られたＲ，Ｇ，Ｂの各デジタル信号
を入力して、（4G＋2R＋Ｂ）の演算を行ない、
その演算結果に重みを付けて二進値として所定の
ビツト数で出力するものである。Ｄ／Ａコンバー
タ１７ｃは、アダー１７ｂの出力信号をアナログ
に変換してＹ信号（輝度信号）としてCRTに出
力するものである。

また、間引き回路１７ｄは、LCDに表示すべ
きドツトの輝度に応じて、そのLCDに印加する
電圧のデユーテイサイクルをドツト毎に変換させ
るものであり、１垂直走査毎に出力値を決定する
（間引く）ものである。この間引き回路１７ｄは、
ROMで構成され、その出力信号LCDのタイプ１
（後述する）用の表示制御データであり、この信
号はシフトレジスタ５２（第５図Ａ参図）に送ら
れる。

フイールドカウンタ１７ｅは、垂直同期信号を
カウントし、その結果を３ビツトで出力するもの
である。この３ビツトの出力信号と、アダー１７
ｂの出力信号の上位４ビツトとに基づいて、間引
き回路１７ｄにおいて、上記間引き動作を実行す
るものである。

直列−並列コンバータ１７ｆは、間引き回路１
７ｄの出力信号を４ビツトの並列信号に変換する
ものである。このコンバータ１７ｆの出力信号は
LCDのタイプ２（後述する）用の表示データ信号
であり、この信号はシフトレジスタ５３（第５図
Ｂ参照）に送られる。

ラツチ回路１７ｇは、アダー１７ｄの出力信号
のうち、上位４ビツトをラツチするものであり、
LCDの輝度重み信号を出力するものである。こ
のラツチ回路１７ｇの出力信号はLCDのタイプ
３（後述する）用の信号データ信号であり、この
信号はシフトレジスタ５４（第５図Ｃ参照）に送
られる。

第５図Ａ〜Ｃは、それぞれのタイプのLCDセ
グメントドライバー中のシフトレジスタの並び方
を示す図である。

これらの図において、シフトレジスタ５２，５
３，５４のそれぞれと液晶４３との間に存在する
ラツチは省略して示してある。

WCK重みクロツク回路は、CRTコントローラ
１１内に存在し、第３図にアドレス６７（HEX）
のビツト４〜０のEHビツトに応じて、SCKクロ
ツクをカウントダウンすることによつて、重みク
ロツクWCKを作る。

そして、第５図Ａには、１ドツトを単位とし
て、間引き回路１７ｄを使用して、画面の１垂直
走査毎に、上記電圧の印加を制御するものが示し
てある。これが、LCDのタイプ１である。すな
わち、液晶４３の水平方向のドツト数（たとえば
320ドツト）と同じ数だけフリツプフロツプ５２
が設けられ、１つの直列シフトレジスタを構成す
る。このシフトレジスタには、間引き回路１７ｄ
の出力信号が順次印加され、所定の表示を行な
う。

第５図Ｄは、LCDのタイプ１，２において、
８段階の階調コントロールを行なつた場合のデー
タを示したものである。つまり、輝度に応じて、
８つのフイールドのうち所定数のフイールドの間
引きを行ない、その間引きが行なわれた場合に
は、当該ドツトに電圧が印加されない。これによ
つて、平均の明るさが８段階に制御できる。

ここで、所定フイールド（たとえば８つのフイ
ールド）を単位とし、その８フイールドの間にお
いて、所定のドツトに着目する。そして、そのド
ツトの輝度を最も高くしたいときには、そのドツ
トに対応するフリツプフロツプ５２に、８フイー
ルドの総てについて電圧を印加する。これは、第
５図Ｄにおいて、ビツト「111」として示してあ
る。その輝度を中程度に高くしたいときには、そ
のドツトに対応するフリツプフロツプ５２への信
号入力を、所定回数（所定フイールドについて）
だけ間引く。これは、第５図Ｄにおいて、たとえ
ばビツト「100」として示してある。つまり、８
フイールドのうち３フイールド分だけ間引く。こ
の間引く動作については、間引き回路１７ｄが実
行する。

一方、第５図Ｂには、上記LCDのタイプ１と
基本的には同じであるが、フリツプフロツプ５２
の全部を直列に１つのシフトレジスタを構成させ
る代りに、フリツプフロツプ５３の所定数によつ
て１つのシフトレジスタを構成させ、つまり、複
数並列のシフトレジスタを有するものを示してあ
る。これが、LCDのタイプ２である。このよう
にすることによつて、LCDのタイプ１よりも、
フリツプフロツプ５３の電力消費が少なくなる。
この場合も、第５図Ｄで説明した原理が適用され
る。第５図Ｂにおいては、フリツプフロツプ80個
で１つのシフトレジスタを構成し、全部で４つの
シフトレジスタ（、、、で示してある）
が存在する例を示してある。間引き回路１７ｄか
らの輝度情報は、、、、の順序で記憶さ
れ、その切換はクロツクECKが行なう。

また、第５図Ｃには、１ドツト毎に、輝度の幅
の最小単位時間を与えることによつて、液晶４３
への電圧の印加を制御するものが示されている。
これが、LCDのタイプ３である。上記輝度の幅
の最小単位時間は、たとえば、交流化信号（１ド
ツトをドライブする時間、１ラインをドライブす
る時間でもある）の半サイクルの16分の１であ
る。これを実行するために４ビツトを使用し、各
ビツトは、上記最小時間のそれぞれ１，２，４，
８倍の重み幅の意味を持たせ、つまり各ビツトに
重みを持たせている。そして、１ドツト毎に、最
小時間と重み幅とを４ビツトに値に対応して組合
わせて、上記電圧の印加時間を制御するものであ
る。

ラツチ回路１７ｇの出力信号と、LCDのドラ
イブ波形との関係の例を第５図Ｅに示してある。
つまり、１水平走査時間内に、輝度に応じて、輝
度の幅の最小単位時間の整数倍だけ、液晶に電圧
を印加させる。これによつて、平均の明るさが16
段階に制御できる。第５図Ｅの場合、＋2.5Vと−
2.5Vとを有する交流化信号に従つて、所定のデ
ユーテイ波形で液晶に電圧を印加する。CRTコ
ントローラ１１において、ウエイト重みパルス
WCKに基づいて、パルスＷ０，Ｗ１，Ｗ３が作
られる。パルスＷ０は、輝度の幅の最小単位時間
に対応するパルスＷ１，Ｗ２，Ｗ３はそれぞれ、
パルスＷ０の２，４，８倍のパルス幅を有するパ
ルスである。ラツチ回路１７ｇの出力信号が
「1111」の場合には、１水平走査時間の総てに亘
つて交流化信号が印加されることが好ましいが、
多少の隙間が存在してもよい。

すなわち、第６図に示すLDn（ｎは０〜７の整
数であり、このLDnは、シフトレジスタ５４から
送られるデジタル情報であつて、４ビツトで構成
されている）の各表示制御信号と、上記パルスＷ
０，Ｗ１，Ｗ２，Ｗ３とを論理回路で処理した信
号に基づいて、LCDを制御する。具体的には、
４つのAND回路と１つのRO回路とが設けられ、
LD０とＷ０とが１つ目のAND回路で処理され、
LD１とＷ１とが２つ目のAND回路で処理され、
LD２とＷ２とが３つ目のAND回路で処理され、
LD３とＷ３とが４つ目のAND回路で処理され、
上記４つのAND回路の出力信号が上記OR回路に
入力され、このOR回路の出力信号に基づいて、
LCDの輝度が制御される。

このようにして、ドツトの中間輝度（中間調）
を複数設定できる。

第６図は、各表示手段に対する表示制御信号を
示した図表である。

この図表では、CRTとLCDのタイプ１〜３と
のそれぞれについて、発生する表示制御信号を示
してある。ここで、VSYNCは垂直同期信号であ
り、HSYNCは水平同期信号であり、LCはシフ
トレジスタからラツチにビデオ信号を取出すクロ
ツクであり、SCKはビデオ信号をシフトレジス
タに入るクロツクであり、ECKはLCDのドライ
バをイネーブルにするクロツクであり、WCKは
輝度の重みの単位となるウエイトクロツクであ
る。そして、Ｂ，Ｇ，Ｒ，Ｙはそれぞれ青の原色
輝度信号，緑の原色輝度信号，赤の原色輝度信
号，モノクロ輝度信号である。また、CHは色位
相信号であり、Ｍは交流化信号である。なお、図
中Ｕ，Ｌはそれぞれ上部液晶用，下部液晶用を示
す記号である。

第７図は、CPUタイムスロツトと表示タイム
スロツトとの関係を示した図である。

第７図１には、CPUタイムスロツトとCRTの
表示タイムスロツトとが示されており、両タイム
スロツトは互いにほぼ同じ長さで繰り返して発生
する。一方、第７図２には、CPUタイムスロツ
トとLCDの表示タイムスロツトとが示されてお
り、CPUタイムスロツトの長さはLCDの表示タ
イムスロツトの長さのほぼ３倍に設定されてい
る。

第７図２について、全体的に見ると、LCDの
表示タイムスロツトの合計時間を短くし、CPU
タイムスロツトの合計時間を長くしている。これ
は、LCDのアクセススピードがCRTのそれより
も一般に遅いために、LCDの表示タイムスロツ
トを少なくしても支障がなく、これによつて余裕
ができた時間をCPUタイムスロツトとして使用
することによつて、CPUの動作を速くするため
である。

第７図Ａは、液晶表示時のメモリアクセス高速
化回路を示す図である。

この図において、基本クロツク回路６１からの
基本クロツクが、CRT用タイミング信号発生回
路６２と、LCD用タイミング信号発生回路６３
とに送られる。CRT用タイミング信号発生回路
６２は、CRT用ローアドレスセレクト信号
CRASとCRT用カラムアドレスセレクト信号
CCASとセレクタ６４に送る。LCD用タイミング
信号発生回路６３は、LCD用のローアドレスセ
レクト信号LRASとLCD用のカラムアドレスセレ
クト信号LCASとをセレクタ６４に送る。

また、セレクタ６５は、表示手段２０として
CRTを使用するかまたはLCDを使用するかを示
すCRT／LCD切換え信号を受けて、セレクタ６
４に対して、CRT用のローアドレスセレクト信
号CRASまたはLCD用のローアドレスセレクト信
号LRASを、ローアドレスセレクト信号RASと
して出力させ、CRT用のカラムアドレスセレク
ト信号CCASまたはLCD用のカラムアドレスセレ
クト信号LCASを、カラムアドレスセレクト信号
CASとして出力させる。

これによつて、第７図Ｄ１に示すCRT使用時
のタイムスロツトと、第７図２に示すLCD使用
時のタイムスロツトとが切換えて使用される。メ
モリアクセスの繰り返しの１サイクルの間に、
CRT使用時のタイムスロツトにおいてはCPUタ
イムスロツトが２つであるのに対して、LCD使
用時のタイムスロツトにおいてはCPUタイムス
ロツトが３つとなるので、CPUの処理がいくぶ
ん高速になる。図中、CPUはCPUタイムスロツ
ト、CRTはCRTタイムスロツト、LCDはLCDタ
イムスロツト、(E)は偶数番目、（Ｏ）は奇数番目
を示している。

なお、第７図Ｃは、CRT使用時の一般的なタ
イムスロツトを示してある。図中、ROWはロー
アドレス信号、COLはカラムアドレス信号を示
すものである。

第７図Ｂは、LCD表示時のCPUアクセスが
CRT表示時のCPUアクセスに比べて遅くなる回
路図である。この回路は、基本クロツクをそのま
まタイミング信号発生回路６７に送つたときに、
第７図Ｄ１に示すCRT使用時のタイムスロツト
が実行され、分周回路６６によつて基本クロツク
を1/2に分周してから、タイミング信号発生回路
６７に送つたときに、第７図Ｄ３に示すCRT使
用時のタイムスロツトの状態になる。第７図Ｂに
示す回路よりも、第７図Ａに示す回路の方が、
LCD使用時のメモリアクセスが高速になる。

第８図は、外部コントロールレジスタを示す回
路図である。

図において、内部コントロールレジスタ１８
は、LCDC１０の中に設けられ、外部コントロー
ルレジスタ３４は、LCDC１０の外に設けられて
いる。両コントロールレジスタ１８，３４は、互
いにデータバスと介して接続されている。そし
て、ゲート３５は、水平同期信号が生ているとき
に、データを受け入れるものである。したがつ
て、外部コントロールレジスタ３４は、水平同期
信号が発生しているときに、内部コントロールレ
ジスタ１８からデータを受けることができる。

その外部コントロールレジスタ３４の用途は
種々考えられるが、たとえば、CRTとLCDとの
選択を行なう信号を記憶したり、外部ページレジ
スタとして使用してもよい。したがつて、その外
部コントロールレジスタ３４によつて、構成制御
が可能になるという利点がある。

第８図Ａは、水平同期信号とデータバスの信号
との関係を示すタイムチヤートである。第８図Ｂ
は、表示タイミングと同期信号のタイミングとを
示す図である。この図において、斜視を施した部
分が同期信号のタイミングである。

なお、水平同期信号の代りに垂直同期信号を使
用してもよい。これらを含めてストローブパルス
と呼ぶ。

第８図のようにすることによつて、外部コント
ロールレジスタ３４を設ける場合、ICのピン数
を増やす必要がなく、また、新たな周辺部品を必
要としないという利点がある。

第９図は、所定ビツトをプロテクトする回路図
である。

図において、モードセレクトレジスタ７１は、
第１図のLCDC１０内に示してあり、CPUからの
アドレス８（HEX）へのライトストローブ信号
を受け、ビツト０〜７に対応する８つのモード選
択信号を取込み出力するものである。そのライト
ストローブ信号は、第２図に示すＩ／Ｏレジスタ
のポート８（HEX）から出力されるものである。
ビツト６および７の出力端子には、それぞれ
AND回路７２，７３が接続されている。

ここで、ビツト６は、拡張機能160×200カラー
モードの意味を有するものであり、ビツト７は、
スタンバイモードの意味を有するものである。
AND回路７２，７３の他端には、第２図に示す
Ｉ／ＯレジスタのポートＤ（HEX）、すなわち、
レジスタバンクアドレスのビツト７であるプロテ
クトビツト「Ｐ」の信号が印加される。

つまり、プロテクトビツト「Ｐ」が「１」の場
合には、モードセレクトレジスタ７１のビツト
６，７がそのまま出力され、逆に、プロテクトビ
ツト「Ｐ」が「０」の場合には、モードセレクト
レジスタ７１のビツト６，７が出力されない。す
なわち、プロテクトビツトがセツトされた場合に
は、機能拡張されたビツトが無視される。

したがつて、従来は、たとえば、上記ビツト
６，７は使用されていないので、市場にあるソフ
トウエアにおいてビツト６，７を気にしないで使
つているものがあると予想される。つまり、上記
例の場合、ビツト６，７が定義されていないの
で、それらは「１」でもなく、また「０」でもよ
く、そのいずれであるかわからない状態である。
ところが、機能拡張した場合には一般に種々のプ
ログラムの間では互換性の維持が困難であるが、
その場合においても、プロテクトビツト「Ｐ」を
「０」にしておきさえすればよいので、ソフトウ
エアの互換性を確保する操作が非常に容易である
という利点がある。

［発明の効果］ 本発明は、ソフトウエアの互換性を完全に維持
したまま、それらの種々の仕様を実現でき、
LCD表示において階調表示が可能であるので
CRT表示と同じ程度の利用が実現でき、また、
構成制御を可能とし、さらに、従来のソフトウエ
アにおいて機能拡張した場合の保護が可能である
という効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図はＩ／Ｏレジスタの機能説明図、第３図は
レジスタバンクの説明図、第４図は垂直表示位置
調整回路を示す回路図、第４図Ａはデータ信号と
フレーム信号との関係を示すタイムチヤート、第
４図ＢはLCDにおける表示状態を示す図、第５
図はコンポジツトカラージエネレータの詳細を示
すブロツク図、第５図Ａ，Ｂ，Ｃは各タイプの
LCDセグメントドライバー中のシフトレジスタ
の並び方を示す図、第５図ＤはLCDのタイプ１，
２を使用した場合において、Ｙ信号をＤ／Ａ変換
する前の上位３ビツトとフイールドとの関係を示
す図、第５図Ｅは輝度の最小単位時間の組合わせ
を示す図、第６図は各表示手段に対する表示制御
信号を示す図表、第７図はCPUタイムスロツト
と表示タイムスロツトとの関係を示す図、第７図
Ａは液晶表示時のメモリアクセス高速化回路を示
す図、第７Ｂ図は液晶表示時のメモリアクセスが
高速化されない回路図、第７図ＣはCRT使用時
の一般的なタイムスロツトを説明する図、第７図
Ｄはメモリアクセスの繰り返しの１サイクルを示
す図、第８図は外部コントロールレジスタを示す
図、第８図Ａは外部コントロールレジスタのタイ
ムチヤート、第８図Ｂは水平同期信号をデータバ
スの信号との関係を示す図、第９図は所定ビツト
をプロテクトする回路図である。 １０…LCDC、１１…CRTコントローラ、１
７ａ…Ｄ／Ａコンバータ、１７ｂ…アダー、１７
ｃ…Ｄ／Ａコンバータ、１７ｄ…間引き回路、１
７ｅ…フイールドカウンタ、１７ｆ…直列−並列
コンバータ、１８…内部コントロールレジスタ、
１９…アドレスラツチ／タイミング発生、２０…
表示手段、３０…VRAM、３４…外部コントロ
ールレジスタ、４１…シフトレジスタ、４２…セ
レクタ、４３…上部液晶、４４…下部液晶、５
２，５３，５４…シフトレジスタ、７１…モード
セレクトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 表示制御用ICの内部に設けられた内部コン
   トロールレジスタと； 表示メモリ用のデータバスと； 前記表示制御用ICの外部に設けられた外部コ
   ントロールレジスタと； CRTまたは液晶の非表示時間にストローブパ
   ルスを発生させるストローブパルス発生手段と； 前記ストローブパルスが出ているときに、前記
   データバスを介して、前記内部コントロールレジ
   スタから前記外部コントロールレジスタに向かう
   データ信号を通過させるゲート手段と； を有することを特徴とする表示制御装置。 ２ 特許請求の範囲第１項において、 前記ストローブパルスは、垂直同期信号または
   水平同期信号であることを特徴とする表示制御装
   置。