JPH0364088A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0364088A JPH0364088A JP20051889A JP20051889A JPH0364088A JP H0364088 A JPH0364088 A JP H0364088A JP 20051889 A JP20051889 A JP 20051889A JP 20051889 A JP20051889 A JP 20051889A JP H0364088 A JPH0364088 A JP H0364088A
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- JP
- Japan
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- printed circuit
- circuit board
- flexible printed
- electronic components
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はフレキシブル基板に実装された電子部品の実
装構造に関するものである。
装構造に関するものである。
従来のプリント基板に実装された電子部品の実装構造を
第８図及び第４図に示す。
第８図及び第４図に示す。
第３図は平面図％第４図Ｆ′！第８図の断面図であおる
。図１Ｃかいて、田はプリント基板、］６１ハ外部接続
端子、（６０〜（６ｄ）はプリント基板用に搭載された
電子部品、＋７１に電子部品（６ａ）〜（６ｄ）と導体
（９）を接続するはんだ、（８；け導体（９）の絶縁剤
である。
。図１Ｃかいて、田はプリント基板、］６１ハ外部接続
端子、（６０〜（６ｄ）はプリント基板用に搭載された
電子部品、＋７１に電子部品（６ａ）〜（６ｄ）と導体
（９）を接続するはんだ、（８；け導体（９）の絶縁剤
である。
次に動作について説明する。
従来のプリント基板の電子部品実装構造はプリント基板
用上の導体（９）部に、を子部品材料（６ａ）、（６ｂ
）、（６０）’にはんだ（７）によって接着される。
用上の導体（９）部に、を子部品材料（６ａ）、（６ｂ
）、（６０）’にはんだ（７）によって接着される。
外部電極１１１１にてハイブリッドＩＣを動作させる。
従来のプリント基板の実装構造は寛子部品金平面的に配
設したものであり、電子部品の点数が多くなるとそれに
比例して電子部品を実装する実装面積が大きくなり、平
面的に大型のハイブリッドＩＣとなるという問題点を有
するものであった。
設したものであり、電子部品の点数が多くなるとそれに
比例して電子部品を実装する実装面積が大きくなり、平
面的に大型のハイブリッドＩＣとなるという問題点を有
するものであった。
この発明は上記のような問題点上解消するためになされ
たもので、フレキシブルプリント基板金波形状に形成す
る事により小面積化が図れるとともに、ｉｌＥ子部品の
多重化ができるフレキシブルプリント基板実装の半導体
装置を得ることを目的とする。
たもので、フレキシブルプリント基板金波形状に形成す
る事により小面積化が図れるとともに、ｉｌＥ子部品の
多重化ができるフレキシブルプリント基板実装の半導体
装置を得ることを目的とする。
この発明に係る半導体装置はフレキシブルプリント基板
を波形状に形成するとともに、このフレキシブルプリン
ト基板をパッケージ化したものである。
を波形状に形成するとともに、このフレキシブルプリン
ト基板をパッケージ化したものである。
この発明に釦けるフレキシブルプリント基板は、波形状
にすることにより電子部品の小面積での高密度化がなさ
れ、パッケージ化によって表向実装型及び信頼性の向上
が図れる。
にすることにより電子部品の小面積での高密度化がなさ
れ、パッケージ化によって表向実装型及び信頼性の向上
が図れる。
以下、この発明の一部施ｆＰ１を図について説明する。
第１図ＶＣかいて、…はフレキシブルプリントａｌＨｓ
＋’ｚ＋ｒｉフレキシブルプリント基板田上に塔載され
た半導体素子、１３）ホフレキシブルプリント基板１１
１間を固定させる接着剤、１４）ぼフレキシブルプリン
ト基板＋１１全体を覆う封止樹脂。
＋’ｚ＋ｒｉフレキシブルプリント基板田上に塔載され
た半導体素子、１３）ホフレキシブルプリント基板１１
１間を固定させる接着剤、１４）ぼフレキシブルプリン
ト基板＋１１全体を覆う封止樹脂。
５）はフレキシブルプリント基板用の外部電極。
６）はフレキシブルプリント基板＋１１上に塔載された
電子部品、（７）は半導体素子１２）又Ｖｉ電子部品１
６１をフレキシブル基板用に接着させるはんだである。
電子部品、（７）は半導体素子１２）又Ｖｉ電子部品１
６１をフレキシブル基板用に接着させるはんだである。
第２図１−ｊｉ１図のフレキシブルプリント基板ｌｉ＋
を展開して示した平面図である。
を展開して示した平面図である。
第８図に示す様にフレキシブルプリント基板Ｈ１上に半
導体素子：２１．を子部品（６）をそれぞれはんだ（７
１等で接着する。
導体素子：２１．を子部品（６）をそれぞれはんだ（７
１等で接着する。
このフレキシブルプリント基板用を第１図に示すように
波形状に変形させて、フレキシブルプリント基板間を接
着剤（３）にて固定し、電子部品塔載の基板全体を封止
樹脂１４１にて覆う。
波形状に変形させて、フレキシブルプリント基板間を接
着剤（３）にて固定し、電子部品塔載の基板全体を封止
樹脂１４１にて覆う。
このようにする事により小面積での電子部品高密度実装
ができる。
ができる。
なか、上記実施例では半導体装置の場合４示したが、フ
レキシブルプリント基板上に塔載する電子部品の実装方
法を両面実装としてもよい。
レキシブルプリント基板上に塔載する電子部品の実装方
法を両面実装としてもよい。
以上のようにこの発説によれば、フレキシブルプリント
基板を波形状に曲げて構成するようにしたので、小面積
で高密度の電子部品を塔載した半導体装置が得られる効
果がある。
基板を波形状に曲げて構成するようにしたので、小面積
で高密度の電子部品を塔載した半導体装置が得られる効
果がある。
第１図はこの発明のフレキシブルプリント基板金用いた
一実施例である電子部品実装の半導体装置の断面図、第
８図は第１図のフレキシブルプリント基板上を展開して
示す平面図、第３図は従来のプリント基板上に電子部品
を塔載した半導体装置の平面図、第４図は第８図の断面
図である。 図にかいて、田はフレキシブルプリント基板、１！ｌＦ
′１半導体素子、１３１ ｒｉ接着削、１４）ハ封止樹
脂、（引は外部電極、（８）は電子部品、１７＋ははん
だを示す。 なか１図中、同一符号に向−筐たは相当部分金示す。
一実施例である電子部品実装の半導体装置の断面図、第
８図は第１図のフレキシブルプリント基板上を展開して
示す平面図、第３図は従来のプリント基板上に電子部品
を塔載した半導体装置の平面図、第４図は第８図の断面
図である。 図にかいて、田はフレキシブルプリント基板、１！ｌＦ
′１半導体素子、１３１ ｒｉ接着削、１４）ハ封止樹
脂、（引は外部電極、（８）は電子部品、１７＋ははん
だを示す。 なか１図中、同一符号に向−筐たは相当部分金示す。
Claims (1)
- フレキシブルプリント基板上に半導体素子あるいは電
子部品を載置し、前記フレキシブルプリント板を波状に
変形させてパツケージした事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20051889A JPH0364088A (ja) | 1989-08-01 | 1989-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20051889A JPH0364088A (ja) | 1989-08-01 | 1989-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364088A true JPH0364088A (ja) | 1991-03-19 |
Family
ID=16425647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20051889A Pending JPH0364088A (ja) | 1989-08-01 | 1989-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998000868A1 (de) * | 1996-06-28 | 1998-01-08 | Pac Tech - Packaging Technologies Gmbh | Verfahren zur ausbildung einer räumlichen chipanordnung und räumliche chipanordnung |
-
1989
- 1989-08-01 JP JP20051889A patent/JPH0364088A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998000868A1 (de) * | 1996-06-28 | 1998-01-08 | Pac Tech - Packaging Technologies Gmbh | Verfahren zur ausbildung einer räumlichen chipanordnung und räumliche chipanordnung |
| US7087442B2 (en) | 1996-06-28 | 2006-08-08 | Pac Tech-Packaging Technologies Gmbh | Process for the formation of a spatial chip arrangement and spatial chip arrangement |
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