JPH0497566A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に１個のコンデンサ
と１個のトランジスタからなる１トランジスタ型メモリ
セルに関する。

〔従来の技術〕

ＭＯＳメモリーでは高集積化とともに転送用として１個
のトランジスタと情報を記憶する１個のコンデンサとか
らなる１トランジスタ型メモリセルが主流となっている
。この１トランジスタ型メモリセルではコンデンサの必
要な容量を得るための面積が小さくなればそれだけ面積
が小さくなり、高集積化に有利となる。

そこで近年、コンデンサの実効面積を小さくさせる為ス
タック型コンデンサを用いた１トランジスタ型メモリセ
ルが用いられるようになってきた。

第２図（ａ）〜（ｅ）を用いて、従来技術について説明
する。第２図（ａ）は従来のスタック型メモリセルの平
面図、第２図（ｂ）〜（ｅ）は従来のスタック型メモリ
セルの製造方法を示す主要工程の縦断面図である。

まずＰ型シリコン基板１上に公知の技術である選択酸化
法を用いて素子分離用酸化シリコン膜２を厚さ１μｍに
形成し、ゲート酸化シリコン膜３を厚さ３００人形成す
る。そしてリンを不純物として含む多結晶シリコンをＣ
ＶＤ技術により成長させ、ホトエツチングの技術を用い
てゲート電極４ａ、４ｂを形成し、イオン注入技術を用
いてヒ素を不純物として導入しソース・ドレイン１１ａ
。

１１ｂを形成する。その後ＣＶＤ技術を用いて酸化シリ
コン膜５を厚さ３０００人成長させる〔第２図（ｂ））
。

次にホトレジスト１３を用いたホトエツチングの技術を
用いてソース・ドレインｌｌｂ上にコンタクトホール１
５を形成する〔第２図（ａ）。

（Ｃ）〕。

次に不純物としてリンを含む多結晶シリコンＣＶＤ技術
を用いて成長させ、ホトエツチング技術を用いてコンデ
ンサの下層電極６を形成する８多結晶シリコン中のリン
は後工程での熱処理によりシリコン基板１中に拡散して
不純物層１２を形成し、コンデンサ層電極６はソース・
ドレイン１１ｂと接続される。コンデンサ下層電極６の
表面を熱酸化して厚さ１５０人を容量酸化シリコン膜８
を形成したのち、リンを不純物と含む多結晶シリコンを
ＣＶＤ技術により成長させホトエツチング技術を用いて
コンデンサの上層電極７を形成する〔第２図（ｄ）〕。

次に酸化シリコン膜１４をＣＶＤ技術を用いて厚さ１μ
ｍ形成しコンタクトホール１０．アルミ配線９を形成す
る〔第２図（ａ）、（ｅ））。

〔発明が解決しようとする課題〕

この従来のスタック型メモリではコンデンサの容量を増
加させる為には容量酸化膜８の薄膜化とコンデンサ下層
電極６の厚膜化が考えられる。しかし、容量酸化シリコ
ン膜８の薄膜化は容量酸化シリコン膜８のピンホールの
増加による歩留の低下及び耐圧の低下を招く欠点がある
。またコンデンサ下層電極６の厚膜化も段差の増大を招
き、コンデンサ電極形成後の配線層の形成を困難にする
等の欠点がある。つまり、コンデンサの容量を増加させ
ることがむずかしいという欠点がある。

〔課題を解決するための手段〕

本発明のスタック型メモリセルは、転送用トランジスタ
のソース・ドレイン領域とコンデンサの下層電極とを接
続するコンタクトが素子分離用酸化膜に延在し、コンタ
クト内の素子分離用酸化膜を除去しであるという特徴を
備えている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）は本発明の一実施例のメモリセルの平面図
であり、第１図（ｂ）〜（ｅ）は本発明の一実施例の製
造方法を示す主要工程の縦断面図である。

まずＰ型シリコン基板１上に選択酸化法により素子分用
離散化シリコン膜２を厚さ１μｍに形成し、ゲート酸化
膜３を厚さ３００人に形成する。

次に、リンを含む多結晶シリコンをＣＶＤ技術を用いて
成長させ、ホトエツチングの技術を用いてゲート電極４
ａ、４ｂを形成し、イオン注入技術を用いてヒ素を不純
物としてシリコン基板１中に導入し、ソース・ドレイン
領域１１ａ、ｌｌｂを形成する。続いて、ＣＶＤ技術を
用いて酸化シリコンＭ５を厚さ３０００人成長させる〔
第１図（ｂ　ン　〕　。

次にホトレジスト１３を用いたホトエツチングにより、
コンタクトホール１５を形成する。この時コンタクトホ
ール１５は素子分離用酸化シリコン膜２上に形成し、コ
ンタクトホール１５内の素子分離用酸化シリコンＭ２を
エツチングにて除去しシリコン基板１の表面を露出する
ようにして形成する〔第１図（ａ＞、（ｃ））’。

次にリンを不純物として含む多結晶シリコンをＣＶＤ技
術を用いて成長させ、ホトエツチングの技術を用いてコ
ンデンサ下層電極６を形成する。

後工程における熱処理により、コンデンサ電極６中のリ
ンはシリコン基板１中に拡散され、不純物層１２を形成
し、ソース・ドレインｌｌｂとのみに接続される。次に
、熱酸化により容量酸化シリコン膜８を厚さ１５０人形
成し、りを不純物として含む多結晶シリコンをＣＶＤ技
術により成長し、ホトエツチングの技術を用いてコンデ
ンサ上層電極７を形成する〔第１図（ｄ））。

次に、ＣＶＤ技術を用いて酸化シリコン膜１４を厚さ１
μｍ形成し、コンタクトホール１０゜アルミ配線９を形
成する〔第１図（ａ）、（ｅ））本実施例では、第１図
（ｃ）に示したように、選択酸化法で形成した素子分離
用酸化シリコン膜２は、シリコン基板１を酸化して形成
したのでコンタクト１５内の素子分離用酸化シリコン膜
２を除去するとシリコン基板１に素子分離用酸化シリコ
ン膜２の厚さの約半分の段差が形成される。本実施例で
は、約０．５μｍの段差が形成される。

つまりコンデンサの面積は、少なくともコンタクトホー
ル１５内の素子分離用酸化シリコン膜２の存在していた
周囲長分の段差の面積分の増加をする。つまり、少なく
とも（２ｊｉ　１＋ｊｌ　２＋　２　ｊ’　４＋　４１
３＋（ＪＩ　Ｓ−Ｊｌ　ｚ））　Ｘｏ、５Ｊ１１２増加
すルコとになる。

〔発明の効果〕

以上説明したように本発明は、選択用トランジスタのソ
ース・ドレイン領域とコンデンサ下層電極とを接続する
為のコンタクトホール内に、素子分離用酸化シリコン膜
形成時に形成されたシリコン基板の段差を露出させたこ
とにより、少なくともシリコン基板の段差分のコンデン
サ面積を増加させることができる。

また、シリコン基板内の段差を利用しているので、コン
デンサ電極形成時までのメモリセルの高さも変化なく、
段差の変化も少ないので、従来通り容易に製造でき、同
一メモリセル面積でコンデンサ容量を増加させることが
できる。

【図面の簡単な説明】

第１図（ａ）、第１図（ｂ）〜（ｅ）は本発明の一実施
例を説明するための平面図１本発明の一実施例の構造を
製造するための主要工程の縦断面図、第２図（ａ）、第
２図（ｂ）〜＜’ｅ）は従来の半導体装置を説明するた
めの平面図、従来の半導体装置の構造を製造するための
主要工程の縦断面図である。 １・・・Ｐ型シリコン基板、２・・・素子分離用酸化シ
リコン膜、３・・・ゲート酸化膜、４ａ、４ｂ・・・ゲ
ート電極（ワード線）、５．１４・・・酸化シリコン膜
、６・・・コンデンサ下層電極、７・・・コンデンサ上
層電極、８・・・容量酸化膜、９・・・アルミ配線、１
０゜１５・・・コンタクトホール、ｌｌａ、ｌｌｂ・・
・ソース・ドレイン領域、１２・・・不純物層、１３・
・・ホトレジスト。 Ｊｌ、ｆ２・・・コンタクトホール内の不純物層の寸法
。 ρ３．ρ４・・・コンタクトホールの寸法。

Claims (1)

【特許請求の範囲】
1. 第１導電型の半導体基板上に選択酸化法により形成され
   た素子分離用酸化膜を有し、第１の多結晶半導体をゲー
   ト電極とし、前記半導体基板に形成した第２導電型の不
   純物をソース・ドレイン領域とする転送用トランジスタ
   と、第２の多結晶半導体と該第２の多結晶半導体を覆う
   ように形成された第１の絶縁膜と該第１の絶縁膜を介し
   て形成された第３の多結晶半導体で形成されるコンデン
   サとで構成される１トランジスタ型メモリセルを含む半
   導体装置において、前記転送用トランジスタのソース・
   ドレイン領域と前記第２の多結晶半導体とを直接接続さ
   れるために設けられたコンタクトホールの少なくとも一
   部が前記素子分離用酸化膜上に延在し、前記コンタクト
   ホール内の前記素子分離用酸化膜が除去されていること
   を特徴とする半導体装置。