JPH0365015A - 入力電圧異常検出回路 - Google Patents
入力電圧異常検出回路Info
- Publication number
- JPH0365015A JPH0365015A JP19913289A JP19913289A JPH0365015A JP H0365015 A JPH0365015 A JP H0365015A JP 19913289 A JP19913289 A JP 19913289A JP 19913289 A JP19913289 A JP 19913289A JP H0365015 A JPH0365015 A JP H0365015A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input voltage
- counter
- reset
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
装置用交流電源の入力電圧の異常検出回路に関し、
前記入力電圧をパルスに変換して異常を検出する場合不
要な異常検出を行なわないようにした検出回路を提供す
ることを目的とし、 交流電源の入力電圧をパルスに変換するパルス発生回路
と、該パルス発生回路の出力パルスに同期して所定バル
スタＩＪｆｔクロックによシ転送し記憶する手段と、該
記憶手段からの出力信号によりリセットされてカウント
を開始し所定時間内に次のリセットが起ったか否かによ
多異常を検出するカウンタを具えた装置の入力電圧異常
検出回路において、 前記記憶手段と並行に接続され、パルス列をクロックに
よシ転送し記憶する第２の記憶手段と、該２つの記憶手
段の出力信号の論理和をとるゲ−トを設け、 前記所定パルス列の記憶手段が、該パルス列内のパルス
の立上り、立下すの何れにも応じて前記カウンタをその
都度リセットしカウントを繰返すようにした構成とする
。
要な異常検出を行なわないようにした検出回路を提供す
ることを目的とし、 交流電源の入力電圧をパルスに変換するパルス発生回路
と、該パルス発生回路の出力パルスに同期して所定バル
スタＩＪｆｔクロックによシ転送し記憶する手段と、該
記憶手段からの出力信号によりリセットされてカウント
を開始し所定時間内に次のリセットが起ったか否かによ
多異常を検出するカウンタを具えた装置の入力電圧異常
検出回路において、 前記記憶手段と並行に接続され、パルス列をクロックに
よシ転送し記憶する第２の記憶手段と、該２つの記憶手
段の出力信号の論理和をとるゲ−トを設け、 前記所定パルス列の記憶手段が、該パルス列内のパルス
の立上り、立下すの何れにも応じて前記カウンタをその
都度リセットしカウントを繰返すようにした構成とする
。
本発明は装置用交流電源の入力電圧の異常検出回路に関
するものである。
するものである。
従来、電子装置等に給電する交流電源の入力電圧の異常
を検出するため、パルスに変換しそのパルスの立上す間
の状態を調べる方式が多用されている。
を検出するため、パルスに変換しそのパルスの立上す間
の状態を調べる方式が多用されている。
第４図（ｃＬ）〜（ａ）はこの方式の１例説明図である
。
。
同図（ａ）の構成図と同図（ｂ）の動作波形図に示すよ
うに、たとえば５０Ｈｚの交流電源を分岐し図示されな
い公知の波形整形回路で同図（６）■の波形Ａに示すよ
うなパルス波形を作る。この波形Ａを入力電圧として、
それぞれクロック発生器１よりクロックＣＬＫ （同図
（ｂ）■〕で駆動される直列２段のＤ形フリップ７０ツ
ブ（ＤＦり２．５に入力する。すなわち、入力電圧Ａｔ
−ＤＦＦ２のリセット端子に入力し、１クロツク遅延し
たＱ出力Ｂ〔同図（６）■〕をＤＦＦ ５のリセット端
子に入れ、さらに１クロクク遅延したＱ出力Ｃ〔同図（
６）■〕を出力する。これらのＤＦＦ ２の出力ＢとＤ
Ｆ）’ ３の出力ＣとをＡＮＤ回路４に入れて論理項を
とシ、その出力Ｄ〔同図（ｂ）■〕を、同じＣＬＫで駆
動されるカウンタ５のリセット端子に入力する。カウン
タ５は同図（ｃ）で後述するように、たとえば５０Ｈｚ
の１周期時間２０ｍＢのカウントを行ない、許容値αだ
け超えるとアラームを発生する。
うに、たとえば５０Ｈｚの交流電源を分岐し図示されな
い公知の波形整形回路で同図（６）■の波形Ａに示すよ
うなパルス波形を作る。この波形Ａを入力電圧として、
それぞれクロック発生器１よりクロックＣＬＫ （同図
（ｂ）■〕で駆動される直列２段のＤ形フリップ７０ツ
ブ（ＤＦり２．５に入力する。すなわち、入力電圧Ａｔ
−ＤＦＦ２のリセット端子に入力し、１クロツク遅延し
たＱ出力Ｂ〔同図（６）■〕をＤＦＦ ５のリセット端
子に入れ、さらに１クロクク遅延したＱ出力Ｃ〔同図（
６）■〕を出力する。これらのＤＦＦ ２の出力ＢとＤ
Ｆ）’ ３の出力ＣとをＡＮＤ回路４に入れて論理項を
とシ、その出力Ｄ〔同図（ｂ）■〕を、同じＣＬＫで駆
動されるカウンタ５のリセット端子に入力する。カウン
タ５は同図（ｃ）で後述するように、たとえば５０Ｈｚ
の１周期時間２０ｍＢのカウントを行ない、許容値αだ
け超えるとアラームを発生する。
同図（６）■に示すカウンタ５ｆ：リセットする信号■
。
。
＠は、入力電圧のパルスの１周期の立上すに対応して発
生するから、入力電圧が正常であれば２０％Ｓ周期でリ
セットされるからアラームを発生することがない。これ
に対し、瞬断を含む停電、故障等では、カウント後のリ
セット信号がかからないことから異常を検出しアラーム
を発生する。
生するから、入力電圧が正常であれば２０％Ｓ周期でリ
セットされるからアラームを発生することがない。これ
に対し、瞬断を含む停電、故障等では、カウント後のリ
セット信号がかからないことから異常を検出しアラーム
を発生する。
ようにした検出回路を提供することにある。
上述の構成で、正常波形の１周期の状態にかいては、リ
セット信号■でリセットしてカウントした計数＠Ｔ＝２
００％Ｓ＋α内に信号０の発生が行なわれ、カウンタは
信号＠でリセットされるからアラームは出力されない。
セット信号■でリセットしてカウントした計数＠Ｔ＝２
００％Ｓ＋α内に信号０の発生が行なわれ、カウンタは
信号＠でリセットされるからアラームは出力されない。
しかし、実際の交流電源では電圧の不安定状態が発生し
た場合、たとえば入力電圧レベルが急激に変化したよう
な場合には同図（６）に例示するように、カウンタに対
するリセット信号＠に遅延を生じその周期Ｔ′が前述の
計数値Ｔ＝２００ｔｐ＜Ｓ＋αよシ大きくなＦ）（Ｔ’
＞Ｔ）、直ちにアラームが発生してしまう。これはたし
かに異常ではあるが直ちに回復可能で問題とならない。
た場合、たとえば入力電圧レベルが急激に変化したよう
な場合には同図（６）に例示するように、カウンタに対
するリセット信号＠に遅延を生じその周期Ｔ′が前述の
計数値Ｔ＝２００ｔｐ＜Ｓ＋αよシ大きくなＦ）（Ｔ’
＞Ｔ）、直ちにアラームが発生してしまう。これはたし
かに異常ではあるが直ちに回復可能で問題とならない。
そこで、これを実際に問題となる数十ｍＳ以上の瞬断や
停電と区別する必要がある。
停電と区別する必要がある。
本発明の目的は、入力電圧をパルス変換して異常を検出
する場合、不要の異常検出を行なわない〔課題を解決す
るための手段〕 前記目的を達成するため、本発明においては、交流電源
の入力電圧をパルスに変換するパルス発生回路と、該パ
ルス発生回路の出力パルスに同期して所定パルス列をク
ロックによ＃）転送し記憶する手段と、該記憶手段から
の出力信号によ６リセツトされてカラン）ｔ−開始し所
定時間内に次のリセットが起ったか否かにより異常を検
出するカウンタを具えた装置の入力電圧異常検出回路に
か−て、 前記記憶手段と並行に接続され、パルスタＩｌをクロッ
クにより転送し記憶する第２の記憶手段と、該２つの記
憶手段の出力信号の論理利金とるゲートを設け、 前記所定パルス列の記憶手段が、該パルス列内のパルス
の立上シ、立下シの何れにも応じて、前記カウンタをそ
の都度リセットしカウントを繰返すようにし′ｆｃ構成
とする。
する場合、不要の異常検出を行なわない〔課題を解決す
るための手段〕 前記目的を達成するため、本発明においては、交流電源
の入力電圧をパルスに変換するパルス発生回路と、該パ
ルス発生回路の出力パルスに同期して所定パルス列をク
ロックによ＃）転送し記憶する手段と、該記憶手段から
の出力信号によ６リセツトされてカラン）ｔ−開始し所
定時間内に次のリセットが起ったか否かにより異常を検
出するカウンタを具えた装置の入力電圧異常検出回路に
か−て、 前記記憶手段と並行に接続され、パルスタＩｌをクロッ
クにより転送し記憶する第２の記憶手段と、該２つの記
憶手段の出力信号の論理利金とるゲートを設け、 前記所定パルス列の記憶手段が、該パルス列内のパルス
の立上シ、立下シの何れにも応じて、前記カウンタをそ
の都度リセットしカウントを繰返すようにし′ｆｃ構成
とする。
第１図の原理ｉ１ｉ！明図に示すように、■の入力電圧
波形Ａの立上シラクロックで検出する従来と同じ構成の
■のＧで示すリセット信号の外に、ｌｆｒたに■の入力
電圧波形Ａの立下シをクロックで検出する構成の■のＦ
で示すリセット信号を追加する。
波形Ａの立上シラクロックで検出する従来と同じ構成の
■のＧで示すリセット信号の外に、ｌｆｒたに■の入力
電圧波形Ａの立下シをクロックで検出する構成の■のＦ
で示すリセット信号を追加する。
これによ少、■のＨで示すように、たとえばカウンタの
ｔｉ数値が２０ｍ５であるのに対し、ＩＱｔｘ＆毎にリ
セッ） ＣＥ）がかけられカウントが更新される。
ｔｉ数値が２０ｍ５であるのに対し、ＩＱｔｘ＆毎にリ
セッ） ＣＥ）がかけられカウントが更新される。
その結果、各パルスの変化時に遅延があっても余裕が十
分であシ、この原因によるアラームを発生することなく
、しかも数十ａｌ１以上の瞬断や停電に対しては十分検
出可能である。
分であシ、この原因によるアラームを発生することなく
、しかも数十ａｌ１以上の瞬断や停電に対しては十分検
出可能である。
第２図は本発＃ｊＡｏ実施例の構成説明図であや。
第５図は実施例の動作波形図である。
両図において、第４図（、）の従来例と異なる点は、Ｄ
ＦＦ２．５に対してＱ、Ｑ出力を取出した点と、これら
の出力を組合せてＡＮＤ回路１１．１２とＯＲ回路１３
ヲ介してカウンタにリセット信号を送った点である。以
下第２図に従い、第５図■〜■を参照しつつ説明する。
ＦＦ２．５に対してＱ、Ｑ出力を取出した点と、これら
の出力を組合せてＡＮＤ回路１１．１２とＯＲ回路１３
ヲ介してカウンタにリセット信号を送った点である。以
下第２図に従い、第５図■〜■を参照しつつ説明する。
すなわち、入力電圧ＡとＣＬＫｆＤＦＦ２に入れ１クロ
ツク２！！延後、Ｑ出力Ｂと４出力Ｃとを出力する〔第
３図■〜■〕。一方、この出力ＢとＣＩＸ’ｔＤＦＦ
３に入れ１クロツク遅延後、Ｑ出力Ｄと４出力Ｅとを出
力する〔第３図■、■〕。出力Ｃと出力Ｄｆ、ＡＮＤ回
路１１に入れ論理積上とシ出力Ｆ′ｆｃ出力する〔第３
図■〕、また出力Ｂと出カＥｔ−ＡＮＤ回路１２に入れ
論理積上と９出力Ｇを出力する（ａｇ３図■〕。これら
の出刃ＪＦ、 ＧをＯＲ回路１３ｔ−介して信号Ｈとし
てカウンタ５のリセット端子に送る〔第３図■〕。カウ
ンタ５はたとえば所定時間２０ｓＳカウントした間にリ
セットがかからない場合にアラームを出力する。正常な
入力電圧の場合にはほぼ１０ｍ、！ｉ毎にリセットされ
カウントが更新される。この場合、若干のパルス−〇変
動があっても余裕が十分あるからアラームを発生するこ
となく、本発明で問題としている数十ｍ８以上の瞬断や
停電の時のみアラームを発生する。
ツク２！！延後、Ｑ出力Ｂと４出力Ｃとを出力する〔第
３図■〜■〕。一方、この出力ＢとＣＩＸ’ｔＤＦＦ
３に入れ１クロツク遅延後、Ｑ出力Ｄと４出力Ｅとを出
力する〔第３図■、■〕。出力Ｃと出力Ｄｆ、ＡＮＤ回
路１１に入れ論理積上とシ出力Ｆ′ｆｃ出力する〔第３
図■〕、また出力Ｂと出カＥｔ−ＡＮＤ回路１２に入れ
論理積上と９出力Ｇを出力する（ａｇ３図■〕。これら
の出刃ＪＦ、 ＧをＯＲ回路１３ｔ−介して信号Ｈとし
てカウンタ５のリセット端子に送る〔第３図■〕。カウ
ンタ５はたとえば所定時間２０ｓＳカウントした間にリ
セットがかからない場合にアラームを出力する。正常な
入力電圧の場合にはほぼ１０ｍ、！ｉ毎にリセットされ
カウントが更新される。この場合、若干のパルス−〇変
動があっても余裕が十分あるからアラームを発生するこ
となく、本発明で問題としている数十ｍ８以上の瞬断や
停電の時のみアラームを発生する。
上記実施例では、入力電圧をパルスに変換し、その１周
期のパルス列の状態を検出したが複数パルス列の状態を
検出してもよいし、筐たカウンタのアラーム発生までの
計数値も１リセット時間より大きくかつ余裕をもたせた
任意の時間に設定することができる。
期のパルス列の状態を検出したが複数パルス列の状態を
検出してもよいし、筐たカウンタのアラーム発生までの
計数値も１リセット時間より大きくかつ余裕をもたせた
任意の時間に設定することができる。
第１図は本発明の原理説明図、第２図は実施例の構成説
明図、第５図は実施例の動作波形図、第４図（ω〜（６
）は従来例の説明図であう、図中、１はクロック発生器
、２，３はＤ形フリクプ７０ツブ（ＤＦＦ）、５はカウ
ンタ、１２はＡＮＤ回路、１５はＯＲ回路を示す。 〔発明の効果〕 以上説明したように、本発明によれば、交流電源の入力
電圧をパルスに変換し複数パルス列の状態を検出して異
常のアラームを出力する場合、前記パルス列内のパルス
の立上υ、立下シの両方に応じてカウンタにリセットを
かけるようにし、しかもこの１リセット時閲に余裕をも
たせた計ａｍだけカウントした時のみアラームを出力す
る。これによ少通常の問題とならないレベル変動等に基
くパルス鴨遅延等ｔ−無視し、前述したような数十ｍ８
以上のＶ＃断や停電等の問題となる異常に対してのみ応
動する安定な異常検出回路が実現される。
明図、第５図は実施例の動作波形図、第４図（ω〜（６
）は従来例の説明図であう、図中、１はクロック発生器
、２，３はＤ形フリクプ７０ツブ（ＤＦＦ）、５はカウ
ンタ、１２はＡＮＤ回路、１５はＯＲ回路を示す。 〔発明の効果〕 以上説明したように、本発明によれば、交流電源の入力
電圧をパルスに変換し複数パルス列の状態を検出して異
常のアラームを出力する場合、前記パルス列内のパルス
の立上υ、立下シの両方に応じてカウンタにリセットを
かけるようにし、しかもこの１リセット時閲に余裕をも
たせた計ａｍだけカウントした時のみアラームを出力す
る。これによ少通常の問題とならないレベル変動等に基
くパルス鴨遅延等ｔ−無視し、前述したような数十ｍ８
以上のＶ＃断や停電等の問題となる異常に対してのみ応
動する安定な異常検出回路が実現される。
Claims (1)
- 【特許請求の範囲】 交流電源の入力電圧をパルスに変換するパルス発生回路
と、該パルス発生回路の出力パルスに同期して所定パル
ス列をクロックにより転送し記憶する手段と、該記憶手
段からの出力信号によりリセットされてカウントを開始
し所定時間内に次のリセットが起ったか否かにより異常
を検出するカウンタを具えた装置の入力電圧異常検出回
路において、 前記記憶手段と並行に接続され、パルス列をクロックに
より転送し記憶する第２の記憶手段と、該２つの記憶手
段の出力信号の論理和をとるゲートを設け、 前記所定パルス列の記憶手段が、該パルス列内のパルス
の立上り、立下りの何れにも応じて前記カウンタをその
都度リセットしカウントを繰返すようにしたことを特徴
とする入力電圧異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19913289A JPH0365015A (ja) | 1989-07-31 | 1989-07-31 | 入力電圧異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19913289A JPH0365015A (ja) | 1989-07-31 | 1989-07-31 | 入力電圧異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365015A true JPH0365015A (ja) | 1991-03-20 |
Family
ID=16402677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19913289A Pending JPH0365015A (ja) | 1989-07-31 | 1989-07-31 | 入力電圧異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365015A (ja) |
-
1989
- 1989-07-31 JP JP19913289A patent/JPH0365015A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950035370A (ko) | 모니터의 전원 제어회로 | |
| JPH0365015A (ja) | 入力電圧異常検出回路 | |
| US4698619A (en) | Variable frequency fire tone generator | |
| JPH01205237A (ja) | 同期機能不全検出 | |
| JP3282195B2 (ja) | 交流電源装置の位相差検出回路 | |
| JPH04231882A (ja) | 電圧パルスの幅をモニターする方法及び回路 | |
| JP3252345B2 (ja) | 処理信号保護回路 | |
| RU2058679C1 (ru) | Устройство для контроля и резервирования информационной системы | |
| JPH0710047B2 (ja) | 零連誤り検出回路 | |
| JPH021008A (ja) | リセット信号発生装置 | |
| SU1290332A1 (ru) | Устройство дл блокировки и перезапуска ЭВМ при сбо х питани | |
| JPH02266839A (ja) | 瞬時電圧低下補償装置 | |
| SU1182668A1 (ru) | Делитель частоты следовани импульсов | |
| JPH05324137A (ja) | 瞬断検出記憶部を有する端末装置 | |
| JPH0457510A (ja) | 低周波数パルス列障害検出回路 | |
| JPH04130508A (ja) | クロック断監視回路 | |
| JPS6378294A (ja) | 電源制御装置 | |
| JPH0319537A (ja) | 異常信号出力保護方法 | |
| JPS58111758A (ja) | トリガ回路 | |
| JPS60214031A (ja) | マイコンのリセツト回路 | |
| JPS63215139A (ja) | 平衡複流相互接続回線における信号障害検出方式 | |
| JPS5848149A (ja) | マルチプロセッシングシステムの異常検知方式 | |
| JPH01145580A (ja) | 異常信号検出回路 | |
| JPS62261969A (ja) | 入力電源の相順検出回路 | |
| JPS6168624A (ja) | クロツク断検出器 |