JPS5848149A - マルチプロセッシングシステムの異常検知方式 - Google Patents
マルチプロセッシングシステムの異常検知方式Info
- Publication number
- JPS5848149A JPS5848149A JP56147106A JP14710681A JPS5848149A JP S5848149 A JPS5848149 A JP S5848149A JP 56147106 A JP56147106 A JP 56147106A JP 14710681 A JP14710681 A JP 14710681A JP S5848149 A JPS5848149 A JP S5848149A
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- JP
- Japan
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- output
- gate
- signal
- reset signal
- control device
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数のＬＳＩ制御装置がノイズ或いは静電気等
の外乱によりその結合が不可能となるのを検出して自動
復帰させるものである。
の外乱によりその結合が不可能となるのを検出して自動
復帰させるものである。
近年機器の制御装置を集積回路化して高度な制御を行う
ようになってきたが、特に最近は機器の多機能化により
１つの制御装置では間に合わず複数並設して機能を分散
させ互いに連係をとりながら一つの機器を動作させるよ
うになってきている。
ようになってきたが、特に最近は機器の多機能化により
１つの制御装置では間に合わず複数並設して機能を分散
させ互いに連係をとりながら一つの機器を動作させるよ
うになってきている。
例えば自動販売機では従来の販売制御に加え金額表示・
売上集計・機器の故障検出等の付加的な機能が望まれる
ようになってきており、そのため１１８工制御装置を２
個並設して主制御部で販売制御、副制御部に販売価格設
定と共に上記の追加機能の制御を行う構成となってきて
いる。
売上集計・機器の故障検出等の付加的な機能が望まれる
ようになってきており、そのため１１８工制御装置を２
個並設して主制御部で販売制御、副制御部に販売価格設
定と共に上記の追加機能の制御を行う構成となってきて
いる。
第１図は二つのｒ、Ｓｘ制御装置間の信号授受を示すも
ので、第２図σ１イミングチヤードの如く主制御装置（
１）はデータバス（３）より副制御装置（２）にデータ
を送る場合に負のトランス７テパルスＴＰ１を出力した
後データ信号りを出力し、副制御装置（２）はデータ信
号−りを取込むと負のトランスファパルスＴＰ、を出力
することで互いに確認しあってデータを転送している。
ので、第２図σ１イミングチヤードの如く主制御装置（
１）はデータバス（３）より副制御装置（２）にデータ
を送る場合に負のトランス７テパルスＴＰ１を出力した
後データ信号りを出力し、副制御装置（２）はデータ信
号−りを取込むと負のトランスファパルスＴＰ、を出力
することで互いに確認しあってデータを転送している。
しかしながらかかるマルチプロセッシングシステムでは
ノイズや静電気等による外乱が入ると機能の停止または
プログラムの迷走等がおこり、システムに動作不良や動
作停止の故障をきたすことになる。
ノイズや静電気等による外乱が入ると機能の停止または
プログラムの迷走等がおこり、システムに動作不良や動
作停止の故障をきたすことになる。
上記点より本発明は制御装置間で授受される信号の途絶
えまたは信号の長期間の出方を検知してシステムの上記
原因による異常を検出するものである。
えまたは信号の長期間の出方を検知してシステムの上記
原因による異常を検出するものである。
以下本発明を詳述するが、本例では主制御装置（１）側
にあって副制御装置（２）のトランスフチパルスＴ？、
の状態に基づきシステムの異常を検出する場合を示して
いる。
にあって副制御装置（２）のトランスフチパルスＴ？、
の状態に基づきシステムの異常を検出する場合を示して
いる。
第３ｖ！Ｊに於いて、（４）はフリップフロップ回路、
（５）はＴＰＩの反転信号であるＥとＴＰ、と７リツプ
フ田、プ回路（４）のｑ出力とが入力するＡＮＤゲート
、（７）はＴＰ、の反転信号−°Ｏあるｉ及び７リツプ
゛フロップ回路（４）のｑ出力とが入１：１カするＡＮ
Ｄゲート、（８）はＴＰ、及びフリ、プフｐ、プ回路（
４）の１出カとが入力するムＮＤゲニトである。そして
ＡＮＩ）ゲート（５）及びＡＮＤゲート（６）は夫々フ
リップフａ、ブ回路（４）のセット入力側Ｓとリセット
入力側Ｒに接続されの出力によりリセットされてＯＲゲ
ートａυの出力にてＡＮＤゲートα１より導入されるク
ロ、クパルスｏｐを計数しタイマー設定時間に相当する
所定値を計数するとリセット信号Ｒ１を出力するように
構成されている。
（５）はＴＰＩの反転信号であるＥとＴＰ、と７リツプ
フ田、プ回路（４）のｑ出力とが入力するＡＮＤゲート
、（７）はＴＰ、の反転信号−°Ｏあるｉ及び７リツプ
゛フロップ回路（４）のｑ出力とが入１：１カするＡＮ
Ｄゲート、（８）はＴＰ、及びフリ、プフｐ、プ回路（
４）の１出カとが入力するムＮＤゲニトである。そして
ＡＮＩ）ゲート（５）及びＡＮＤゲート（６）は夫々フ
リップフａ、ブ回路（４）のセット入力側Ｓとリセット
入力側Ｒに接続されの出力によりリセットされてＯＲゲ
ートａυの出力にてＡＮＤゲートα１より導入されるク
ロ、クパルスｏｐを計数しタイマー設定時間に相当する
所定値を計数するとリセット信号Ｒ１を出力するように
構成されている。
上記構成で７リツプフロツプ回路（４）は通常リセット
されており、主制御装置（１）が負のパルスであるＴＰ
、を出力すると副制御装置（２）は負のパルスであるＴ
Ｐ２を出力しておらずＡＮＤゲート（５）に出力が得ら
れて、７す、プフｐツブ回路（４）がセットすると共に
カウンタ（９）がリセットされる。そしてフリップフロ
ップ回路（４）のＱ出力とＴＰつとでＡＮＤゲート（７
）に出力が得られてＯＲゲート０υを通してｋＭＤゲー
）（１１へ導入されるため、カウンタ（９）はＡ１１Ｄ
ゲートａ値を通して入力するクロックパルスＯＰを計数
する。しかして主制御装置（１）はＴＰ、を出力した後
データ信号りを出力し、副制御装置（２）がで−タを取
込み正常にＴＰ、を主制御装置（１）に出力するとＡＮ
Ｄゲート（６）に出力が得られてフリ、プフレ、プ回路
（４）がリセットされる。そのためムＭＤゲート（７）
には出力が得られなくなるがＴＰ、の発生期間中はフリ
ップフロップ回路（４）の頁出力にてＡｌＩＤゲート（
８）に出力が得られるために、ム）ｉＤゲート員には一
続してＯＲゲートａυより出力が導入されてカウンタ（
９）にはＴＰｓ’の発生期間中もタロ、クパルスＯＦが
導入される。そしてＴＰ、の停止にてム夏Ｄゲート（８
）で出力が得られなくなるとカウンタ（９）へのクリ、
クパルスＯＦの入力が禁止されてタイマー動作を終了す
る。
されており、主制御装置（１）が負のパルスであるＴＰ
、を出力すると副制御装置（２）は負のパルスであるＴ
Ｐ２を出力しておらずＡＮＤゲート（５）に出力が得ら
れて、７す、プフｐツブ回路（４）がセットすると共に
カウンタ（９）がリセットされる。そしてフリップフロ
ップ回路（４）のＱ出力とＴＰつとでＡＮＤゲート（７
）に出力が得られてＯＲゲート０υを通してｋＭＤゲー
）（１１へ導入されるため、カウンタ（９）はＡ１１Ｄ
ゲートａ値を通して入力するクロックパルスＯＰを計数
する。しかして主制御装置（１）はＴＰ、を出力した後
データ信号りを出力し、副制御装置（２）がで−タを取
込み正常にＴＰ、を主制御装置（１）に出力するとＡＮ
Ｄゲート（６）に出力が得られてフリ、プフレ、プ回路
（４）がリセットされる。そのためムＭＤゲート（７）
には出力が得られなくなるがＴＰ、の発生期間中はフリ
ップフロップ回路（４）の頁出力にてＡｌＩＤゲート（
８）に出力が得られるために、ム）ｉＤゲート員には一
続してＯＲゲートａυより出力が導入されてカウンタ（
９）にはＴＰｓ’の発生期間中もタロ、クパルスＯＦが
導入される。そしてＴＰ、の停止にてム夏Ｄゲート（８
）で出力が得られなくなるとカウンタ（９）へのクリ、
クパルスＯＦの入力が禁止されてタイマー動作を終了す
る。
しかるに第４図のタイミングチャートに示す如く、シス
テムに異常が発生して副制御装置（２）がＴＰｍｔ−出
力できない場合はフリ、ブフｐ、プ回路（４）がリセッ
トされずＡ１１Ｄゲート（７）の出力が継続するために
カウンタ（９）は所定値を計数して（即ちタイマ一時間
が超過して）リセット信号能を発生する。また第５図の
タイまングチャートに示す如く、副制御装置（２）がＴ
Ｐ、を出力したもののやはり異常によりその出力期間が
長いとＡＩＤゲートα呻にはＡｌＩ３）ゲート（８）の
出力が継続して入力されるためムＭＤゲート（７）の出
力期間とこれに続（ＡＮＤゲート（８）の出力期間の和
がタイマ一時間を超過しカウンタ（９）は所定値を計数
してリセット信号Ｒ１を発生する。そして主制御装置（
１）はリセット信号ＲＥが発生すると初期状態に戻り再
度処理を繰返す。
テムに異常が発生して副制御装置（２）がＴＰｍｔ−出
力できない場合はフリ、ブフｐ、プ回路（４）がリセッ
トされずＡ１１Ｄゲート（７）の出力が継続するために
カウンタ（９）は所定値を計数して（即ちタイマ一時間
が超過して）リセット信号能を発生する。また第５図の
タイまングチャートに示す如く、副制御装置（２）がＴ
Ｐ、を出力したもののやはり異常によりその出力期間が
長いとＡＩＤゲートα呻にはＡｌＩ３）ゲート（８）の
出力が継続して入力されるためムＭＤゲート（７）の出
力期間とこれに続（ＡＮＤゲート（８）の出力期間の和
がタイマ一時間を超過しカウンタ（９）は所定値を計数
してリセット信号Ｒ１を発生する。そして主制御装置（
１）はリセット信号ＲＥが発生すると初期状態に戻り再
度処理を繰返す。
上記の本発明による異常検出回路は、制御装置間に外付
は回路で形成されたり、或いは主制御装置内部に形成さ
れるが、主制御装置を・マイクロコンピュータで構成し
た場合にはプログラム制御によっても、達成可能であり
、適当な割込み処理によって副制御装置からのＴＰｓを
監視し異常検出によりプログラムの先頭番地にジャンプ
して再度動作を繰返すものである。
は回路で形成されたり、或いは主制御装置内部に形成さ
れるが、主制御装置を・マイクロコンピュータで構成し
た場合にはプログラム制御によっても、達成可能であり
、適当な割込み処理によって副制御装置からのＴＰｓを
監視し異常検出によりプログラムの先頭番地にジャンプ
して再度動作を繰返すものである。
以上詳述した本発明に依ると、Ｌ＋３工制御装置間の信
号の授受を監視して、信号が途絶えたりまたは長時間出
力されたりするとその時間を測定し一定時間経過しても
復帰しない場合に異常として制御装置にリセット信号を
出力するもので、制御装置を並設して構成した機器の動
作の安定が図れる。
号の授受を監視して、信号が途絶えたりまたは長時間出
力されたりするとその時間を測定し一定時間経過しても
復帰しない場合に異常として制御装置にリセット信号を
出力するもので、制御装置を並設して構成した機器の動
作の安定が図れる。
第１図は並設したＬ８工制御装置間の信号の授受を示し
、第２図は動作タイミングチャート、第３図は本発明に
依る回路例、第４図及び第５図は異常時の動作タイミン
グチャートを示す。 （１）−・・主制御装置、（２）−・・副制御装置、（
４）・・・アリップフｐ、プ回路、（９）・・・カウン
タ。 特許出願人
、第２図は動作タイミングチャート、第３図は本発明に
依る回路例、第４図及び第５図は異常時の動作タイミン
グチャートを示す。 （１）−・・主制御装置、（２）−・・副制御装置、（
４）・・・アリップフｐ、プ回路、（９）・・・カウン
タ。 特許出願人
Claims (1)
- 【特許請求の範囲】 ＬＩＦＩ＆の集積回路化した制御装置を並設して互いに
信号授受を行って機器を作動させるマルチプ胃セッシン
グシステムに於いて、第１の前記制御装置は第２の前記
制御装置に第１の信号を出力した後データを出力し、前
記第１の信号が発生してから所定時間後に第２の前記制
御装置がデータの取込みによる第２の信号を発生しない
場合、若しくは該第２の信号が発生しても所定時点で消
滅しない場合異常として第１の前記制御装置にリセ。 ト信号を導入して再度処理を繰返し行わせることを特徴
としたマルチプ四七、シングシステムの異常検知方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147106A JPS5848149A (ja) | 1981-09-17 | 1981-09-17 | マルチプロセッシングシステムの異常検知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147106A JPS5848149A (ja) | 1981-09-17 | 1981-09-17 | マルチプロセッシングシステムの異常検知方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848149A true JPS5848149A (ja) | 1983-03-22 |
Family
ID=15422645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147106A Pending JPS5848149A (ja) | 1981-09-17 | 1981-09-17 | マルチプロセッシングシステムの異常検知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173368A (ja) * | 1985-01-28 | 1986-08-05 | Oki Electric Ind Co Ltd | 共有記憶装置のアクセス方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4989450A (ja) * | 1972-12-26 | 1974-08-27 | ||
| JPS5087748A (ja) * | 1973-12-07 | 1975-07-15 | ||
| JPS513828A (ja) * | 1974-07-01 | 1976-01-13 | Hitachi Ltd |
-
1981
- 1981-09-17 JP JP56147106A patent/JPS5848149A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4989450A (ja) * | 1972-12-26 | 1974-08-27 | ||
| JPS5087748A (ja) * | 1973-12-07 | 1975-07-15 | ||
| JPS513828A (ja) * | 1974-07-01 | 1976-01-13 | Hitachi Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173368A (ja) * | 1985-01-28 | 1986-08-05 | Oki Electric Ind Co Ltd | 共有記憶装置のアクセス方式 |
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