JPH0365659B2 - - Google Patents
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- Publication number
- JPH0365659B2 JPH0365659B2 JP59021452A JP2145284A JPH0365659B2 JP H0365659 B2 JPH0365659 B2 JP H0365659B2 JP 59021452 A JP59021452 A JP 59021452A JP 2145284 A JP2145284 A JP 2145284A JP H0365659 B2 JPH0365659 B2 JP H0365659B2
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- film
- film carrier
- input
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
＜技術分野＞
本発明はフイルム・キヤリアLSIに関するもの
である。
である。
＜従来技術＞
従来のフイルム・キヤリアLSIにおいては、第
１図に示すように、フイルム１の巻き取り方向
（図に於いて、矢印で示す）に対し平行にLCD等
への圧着パターン（入出力信号用端子列）２を配
置し、第１図中、点線により示す形状にカツト
し、製品に実装していた。なお、第１図に於い
て、３はスプロケツト穴、４は製品に実装すると
きのガイド穴、５は電源供給用パターン（電極）、
６はLSIチツプ・モールド部である。
１図に示すように、フイルム１の巻き取り方向
（図に於いて、矢印で示す）に対し平行にLCD等
への圧着パターン（入出力信号用端子列）２を配
置し、第１図中、点線により示す形状にカツト
し、製品に実装していた。なお、第１図に於い
て、３はスプロケツト穴、４は製品に実装すると
きのガイド穴、５は電源供給用パターン（電極）、
６はLSIチツプ・モールド部である。
しかしながら、第１図に示す従来の構成ではフ
イルム単位長さあたりのLSIの取り数をあまり多
くすることができないという問題点があつた。す
なわち、第１図に示す従来の構成でLSIチツプ間
の距離を短くすれが、それだけ取り数を多くする
ことができるが、あまり距離を短くすれば、入出
力信号用端子列２の端子ピツチが細かくなり、実
装が困難となる。
イルム単位長さあたりのLSIの取り数をあまり多
くすることができないという問題点があつた。す
なわち、第１図に示す従来の構成でLSIチツプ間
の距離を短くすれが、それだけ取り数を多くする
ことができるが、あまり距離を短くすれば、入出
力信号用端子列２の端子ピツチが細かくなり、実
装が困難となる。
＜発明の目的・構成＞
本発明は上記従来の問題点を解決することを目
的としてなされたものであり、入出力信号用端子
列をフイルムの幅方向に配置し、更に、スプロケ
ツト穴を機器への実装時のガイド穴として使用す
る構成とすることにより、LSIの取り数増加をは
かり、これによつて大幅なコスト・ダウンを達成
したフイルム・キヤリアLSIを提供するものであ
る。
的としてなされたものであり、入出力信号用端子
列をフイルムの幅方向に配置し、更に、スプロケ
ツト穴を機器への実装時のガイド穴として使用す
る構成とすることにより、LSIの取り数増加をは
かり、これによつて大幅なコスト・ダウンを達成
したフイルム・キヤリアLSIを提供するものであ
る。
＜実施例＞
以下、実施例に基づいて本発明を詳細に説明す
る。
る。
第２図に本発明の一実施例を示す。図に於て、
１１はフイルム、１２は入出力信号用端子列、１
３はスプロケツト穴、１４は電源供給用パターン
（電極）、１５はLSIチツプ・モールド部である。
そして、第２図中、点線１６により示す形状に打
抜く。
１１はフイルム、１２は入出力信号用端子列、１
３はスプロケツト穴、１４は電源供給用パターン
（電極）、１５はLSIチツプ・モールド部である。
そして、第２図中、点線１６により示す形状に打
抜く。
図に示すように、LCD等への圧着パターン
（入出力信号用端子列）１２を、フイルム１１の
巻き取り方向（図に於て、矢印で示す）に対し直
角に、すなわちフイルム１１の幅方向に配置し、
また、フイルム・キヤリア送りの為に設けられて
いるスプロケツト穴１３を製品実装時にガイド穴
として利用する構成とすることにより、フイルム
の有効利用を図り、LSIの取り数を増加させて、
コストダウンを行なおうとするものである。
（入出力信号用端子列）１２を、フイルム１１の
巻き取り方向（図に於て、矢印で示す）に対し直
角に、すなわちフイルム１１の幅方向に配置し、
また、フイルム・キヤリア送りの為に設けられて
いるスプロケツト穴１３を製品実装時にガイド穴
として利用する構成とすることにより、フイルム
の有効利用を図り、LSIの取り数を増加させて、
コストダウンを行なおうとするものである。
電卓への実装時を第３図に示す。第３図ａは上
方より見た配置図であり、第３図ｂは断面図であ
る。
方より見た配置図であり、第３図ｂは断面図であ
る。
第２図に示す形状に打抜いたフイルム・キヤリ
アLSI２１は、第３図に示す状態に実装し、キー
シート２２を利用し、圧着ゴム２３を用いて
LCD２４に圧着接続する。この時、フイルム・
キヤリアに当初より設けられているスプロケツト
穴１３の中の一部１３−１を利用し、キヤビネツ
ト２５に位置決めする。すなわち、キヤビネツト
２５にボス２６を設け、このボス２６と上記スプ
ロケツト穴１３−１との嵌合によつて上記位置決
めを行なう。
アLSI２１は、第３図に示す状態に実装し、キー
シート２２を利用し、圧着ゴム２３を用いて
LCD２４に圧着接続する。この時、フイルム・
キヤリアに当初より設けられているスプロケツト
穴１３の中の一部１３−１を利用し、キヤビネツ
ト２５に位置決めする。すなわち、キヤビネツト
２５にボス２６を設け、このボス２６と上記スプ
ロケツト穴１３−１との嵌合によつて上記位置決
めを行なう。
電源供給用パターン１４は、板バネ等より成る
電池端子２７により太陽電池等の電源２８に接続
される。
電池端子２７により太陽電池等の電源２８に接続
される。
なお、第３図において、２９はキートツプ、３
０は底パネル、３１はキー部押え板である。
０は底パネル、３１はキー部押え板である。
LSIの打抜き形状は、第４図に示すような単純
な長方形状としてもよい。しかし、そのようにす
ると、位置決めに使用できるスプロケツト穴がな
くなる場合がある。すなわち、第３図の場合で考
えれば理解しやすいが、LCDや太陽電池の電池
端子等があるために、位置決め用のボスを立てる
ことができなくなる。また、第５図に示す如く、
ハツチング部分を捨てるならば、第３図のような
場合も使用できるが、この場合は、単位長あたり
のLSIの取り数が減少する。
な長方形状としてもよい。しかし、そのようにす
ると、位置決めに使用できるスプロケツト穴がな
くなる場合がある。すなわち、第３図の場合で考
えれば理解しやすいが、LCDや太陽電池の電池
端子等があるために、位置決め用のボスを立てる
ことができなくなる。また、第５図に示す如く、
ハツチング部分を捨てるならば、第３図のような
場合も使用できるが、この場合は、単位長あたり
のLSIの取り数が減少する。
上記実施例のような〓形状には、そのような問
題点がないものである。
題点がないものである。
＜発明の効果＞
以上詳細に説明したように、本発明によれば、
入出力信号用端子列の端子ピツチをそれ程細かく
することなく、LSIチツプ間の距離を短くするこ
とができるので、LSIの取り数を大幅に増加させ
ることができ、大きなコスト・ダウンとなるもの
である。
入出力信号用端子列の端子ピツチをそれ程細かく
することなく、LSIチツプ間の距離を短くするこ
とができるので、LSIの取り数を大幅に増加させ
ることができ、大きなコスト・ダウンとなるもの
である。
第１図は従来のフイルム・キヤリアLSIを示す
斜視図、第２図は本発明に係るフイルム・キヤリ
アLSIを示す斜視図、第３図は本発明に係るフイ
ルム・キヤリアLSIの実装状態を示す図であり、
同図ａは上方より見た配置図、同図ｂは断面図、
第４図及び第５図は本発明の他の実施例の説明に
供する平面図である。 符号の説明、１１：フイルム、１２：入出力信
号用端子列、１３，１３−１：スプロケツト穴、
１４：電源供給用パターン、１５：LSIチツプ・
モールド部、１６：LSI打抜き形状を示す点線、
２１：フイルム・キヤリアLSI、２５：キヤビネ
ツト、２６：ボス。
斜視図、第２図は本発明に係るフイルム・キヤリ
アLSIを示す斜視図、第３図は本発明に係るフイ
ルム・キヤリアLSIの実装状態を示す図であり、
同図ａは上方より見た配置図、同図ｂは断面図、
第４図及び第５図は本発明の他の実施例の説明に
供する平面図である。 符号の説明、１１：フイルム、１２：入出力信
号用端子列、１３，１３−１：スプロケツト穴、
１４：電源供給用パターン、１５：LSIチツプ・
モールド部、１６：LSI打抜き形状を示す点線、
２１：フイルム・キヤリアLSI、２５：キヤビネ
ツト、２６：ボス。
Claims (1)
- １ フイルム・キヤリアLSIにおいて、入出力信
号用端子列をフイルムの幅方向に配置し、更に、
スプロケツト穴を機器実装時のガイド穴とする構
成としたことを特徴とするフイルム・キヤリア
LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021452A JPS60165732A (ja) | 1984-02-07 | 1984-02-07 | フィルム・キャリアｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021452A JPS60165732A (ja) | 1984-02-07 | 1984-02-07 | フィルム・キャリアｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165732A JPS60165732A (ja) | 1985-08-28 |
| JPH0365659B2 true JPH0365659B2 (ja) | 1991-10-14 |
Family
ID=12055352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021452A Granted JPS60165732A (ja) | 1984-02-07 | 1984-02-07 | フィルム・キャリアｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937037B2 (en) | 1995-11-09 | 2005-08-30 | Formfactor, Et Al. | Probe card assembly for contacting a device with raised contact elements |
| US7396236B2 (en) | 2001-03-16 | 2008-07-08 | Formfactor, Inc. | Wafer level interposer |
| US7455540B2 (en) | 1999-08-17 | 2008-11-25 | Formfactor, Inc. | Electrical contactor, especially wafer level contactor, using fluid pressure |
| US7601039B2 (en) | 1993-11-16 | 2009-10-13 | Formfactor, Inc. | Microelectronic contact structure and method of making same |
-
1984
- 1984-02-07 JP JP59021452A patent/JPS60165732A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7601039B2 (en) | 1993-11-16 | 2009-10-13 | Formfactor, Inc. | Microelectronic contact structure and method of making same |
| US6937037B2 (en) | 1995-11-09 | 2005-08-30 | Formfactor, Et Al. | Probe card assembly for contacting a device with raised contact elements |
| US7455540B2 (en) | 1999-08-17 | 2008-11-25 | Formfactor, Inc. | Electrical contactor, especially wafer level contactor, using fluid pressure |
| US7396236B2 (en) | 2001-03-16 | 2008-07-08 | Formfactor, Inc. | Wafer level interposer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165732A (ja) | 1985-08-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |