JPH0421958B2 - - Google Patents
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- Publication number
- JPH0421958B2 JPH0421958B2 JP61309791A JP30979186A JPH0421958B2 JP H0421958 B2 JPH0421958 B2 JP H0421958B2 JP 61309791 A JP61309791 A JP 61309791A JP 30979186 A JP30979186 A JP 30979186A JP H0421958 B2 JPH0421958 B2 JP H0421958B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- word line
- cell group
- line
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクセスタイムの向上および消費電力
の低減が可能な半導体メモリ装置に関するもので
ある。
の低減が可能な半導体メモリ装置に関するもので
ある。
第２図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はマトリクス状に
配列し、その詳細な回路を第２図に示すメモリセ
ル、２ａおよび２ｂは相補的な関係にある一対の
ビツト線、３は選択時に同一行上にあるメモリセ
ル１を活性化するワード線、４は行アドレス情報
を解読する行デコーダ、５は行アドレス信号線、
６ａおよび６ｂは前記ビツト線２ａおよび２ｂに
それぞれ接続するビツト線負荷、７は電源端子で
ある。
ク図である。同図において、１はマトリクス状に
配列し、その詳細な回路を第２図に示すメモリセ
ル、２ａおよび２ｂは相補的な関係にある一対の
ビツト線、３は選択時に同一行上にあるメモリセ
ル１を活性化するワード線、４は行アドレス情報
を解読する行デコーダ、５は行アドレス信号線、
６ａおよび６ｂは前記ビツト線２ａおよび２ｂに
それぞれ接続するビツト線負荷、７は電源端子で
ある。
なお、第３図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。
また、ビツト線２ａ及び２ｂにはメモリセル１
から情報を読み出す際及びメモリセル１へ情報を
書き込む際に直流電流が流れるため、この直流電
流とビツト線２ａ及び２ｂの抵抗とによる電圧降
下が情報の読み出し及び書き込み動作に悪影響、
例えば読み出し及び書き込み速度の低下を与える
ので、一般にビツト線２ａ及び２ｂとして抵抗の
低いアルミニウムを用いているものである。
から情報を読み出す際及びメモリセル１へ情報を
書き込む際に直流電流が流れるため、この直流電
流とビツト線２ａ及び２ｂの抵抗とによる電圧降
下が情報の読み出し及び書き込み動作に悪影響、
例えば読み出し及び書き込み速度の低下を与える
ので、一般にビツト線２ａ及び２ｂとして抵抗の
低いアルミニウムを用いているものである。
また、ワード線３は対応した行に配置されたメ
モリセル１のアクセストランジスタ１０ａ及び１
０ｂと電気的に接続されるため、一般にメモリセ
ル面積を低減するためにワード線３と対応した行
に配置されたメモリセル１のアクセストランジス
タ１０ａ及び１０ｂのゲート電極とを一体に構成
し、ポリシリコンを用いているものであつた。
モリセル１のアクセストランジスタ１０ａ及び１
０ｂと電気的に接続されるため、一般にメモリセ
ル面積を低減するためにワード線３と対応した行
に配置されたメモリセル１のアクセストランジス
タ１０ａ及び１０ｂのゲート電極とを一体に構成
し、ポリシリコンを用いているものであつた。
次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する
と、行デコーダ４を通し、所望のワード線３を活
性化する。そして、このワード線３が活性化され
ると、“Ｌ”レベルをストアしているアクセスト
ランジスタ１０ｂが導通する。このため、電源端
子７からビツト線負荷６ｂ、ビツト線２ｂ、アク
セストランジスタ１０ｂ、インバータトランジス
タ９ｂの経路を電流が流れ、読み出すことができ
る。
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する
と、行デコーダ４を通し、所望のワード線３を活
性化する。そして、このワード線３が活性化され
ると、“Ｌ”レベルをストアしているアクセスト
ランジスタ１０ｂが導通する。このため、電源端
子７からビツト線負荷６ｂ、ビツト線２ｂ、アク
セストランジスタ１０ｂ、インバータトランジス
タ９ｂの経路を電流が流れ、読み出すことができ
る。
この構成による半導体メモリ装置は同一行上の
すべてのメモリセルが活性化されるので、全列に
電源からメモリセルに電流が流れ込み、コラム数
の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来、第４図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列にだけ電流パスを生じさせる
ものである。なお、１２ａおよび１２ｂはそれぞ
れ左側ワード線３ａあるいは右側ワード線３ｂを
選択するアンドゲート、１３ａおよび１３ｂはそ
れぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。
すべてのメモリセルが活性化されるので、全列に
電源からメモリセルに電流が流れ込み、コラム数
の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来、第４図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列にだけ電流パスを生じさせる
ものである。なお、１２ａおよび１２ｂはそれぞ
れ左側ワード線３ａあるいは右側ワード線３ｂを
選択するアンドゲート、１３ａおよび１３ｂはそ
れぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。
次に、第５図は第４図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｄをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｄをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。
しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留まりを
損なうなどの欠点があつた。
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留まりを
損なうなどの欠点があつた。
さらに、ワード線がメモリセルのアクセストラ
ンジスタのゲート電極と一体に抵抗値の比較的高
いポリシリコンによつて構成しているため、読み
出し及び書き込みにおけるアクセス時間が長くな
つてしまうという問題点も有しているものであつ
た。
ンジスタのゲート電極と一体に抵抗値の比較的高
いポリシリコンによつて構成しているため、読み
出し及び書き込みにおけるアクセス時間が長くな
つてしまうという問題点も有しているものであつ
た。
従つて、本発明の目的は、高速で、しかも低消
費電力の大容量の半導体メモリ装置を提供するも
のである。
費電力の大容量の半導体メモリ装置を提供するも
のである。
このような目的を達成するために本発明は、メ
モリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割して配列した複数のメモリセ
ル群と、この複数のメモリセル群の各々に対応し
て設けられ各メモリセル群のうちの特定のものを
選択するメモリセル群選択線と、アクセスすべき
メモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複
数のメモリセル群に亘つて配置された前置ワード
線と、複数のメモリセル群の各々の対応して設け
られメモリセル群選択線の選択信号と前置ワード
線の出力信号とに基づいて活性化される分割ワー
ド線とを備え、前置ワード線をアルミニウムで形
成するようにしたものである。
モリセルをマトリクス状に配置したメモリセルア
レイを列方向に分割して配列した複数のメモリセ
ル群と、この複数のメモリセル群の各々に対応し
て設けられ各メモリセル群のうちの特定のものを
選択するメモリセル群選択線と、アクセスすべき
メモリセル群の行アドレス情報を解読する行デコ
ーダと、この行デコーダの出力端子に接続され複
数のメモリセル群に亘つて配置された前置ワード
線と、複数のメモリセル群の各々の対応して設け
られメモリセル群選択線の選択信号と前置ワード
線の出力信号とに基づいて活性化される分割ワー
ド線とを備え、前置ワード線をアルミニウムで形
成するようにしたものである。
本発明に係る半導体メモリ装置は高速で、しか
も低消費電力である。
も低消費電力である。
第１図は、本発明に係わる半導体メモリ装置の
一実施例を示すブロツク図であり、一例として、
列方向に３個に分割したメモリセル群１ａ，１ｂ
および１ｃを配置した場合を示す。同図におい
て、１４ａ，１４ｂおよび１４ｃはこのメモリセ
ル群１ａ〜１ｃを選択するメモリセル群選択線、
１５は分割ワード線としてのワード線３ａ〜３ｃ
と同一方向に並行して配置した前置ワード線、１
６ａ，１６ｂおよび１６ｃは入力端子がそれぞれ
前置ワード線１５とメモリセル群選択線１４ａ〜
１４ｃに接続し、出力端子がそれぞれワード線３
ａ〜３ｃに接続するアンドゲートである。
一実施例を示すブロツク図であり、一例として、
列方向に３個に分割したメモリセル群１ａ，１ｂ
および１ｃを配置した場合を示す。同図におい
て、１４ａ，１４ｂおよび１４ｃはこのメモリセ
ル群１ａ〜１ｃを選択するメモリセル群選択線、
１５は分割ワード線としてのワード線３ａ〜３ｃ
と同一方向に並行して配置した前置ワード線、１
６ａ，１６ｂおよび１６ｃは入力端子がそれぞれ
前置ワード線１５とメモリセル群選択線１４ａ〜
１４ｃに接続し、出力端子がそれぞれワード線３
ａ〜３ｃに接続するアンドゲートである。
なお、メモリセル面積を低減させるために、ワ
ード線３ａ〜３ｃはMOSトランジスタ１０ａお
よび１０ｂのゲートと同一層のポリシリコン層で
形成する一方、前置ワード線１５はこのワード線
３ａ〜３ｃであるこのポリシリコン層とは別のア
ルミニウム配線層で形成する。
ード線３ａ〜３ｃはMOSトランジスタ１０ａお
よび１０ｂのゲートと同一層のポリシリコン層で
形成する一方、前置ワード線１５はこのワード線
３ａ〜３ｃであるこのポリシリコン層とは別のア
ルミニウム配線層で形成する。
なお、最近、半導体技術分野において２層のア
ルミニウム配線層を形成できる技術が確立したた
め、前置ワード線３ａ，３ｂ，３ｃをビツト線２
ａ及び２ｂと別の層であるアルミニウム配線層に
て形成できるようになつたものである。
ルミニウム配線層を形成できる技術が確立したた
め、前置ワード線３ａ，３ｂ，３ｃをビツト線２
ａ及び２ｂと別の層であるアルミニウム配線層に
て形成できるようになつたものである。
次に、上記構成による半導体メモリ装置の動作
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の１本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の１本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。
なお、以上はメモリセル群１ａ内のメモリセル
の選択について説明したが、他のメモリセル群１
ｂおよび１ｃについても同様にできることはもち
ろんである。さらに、メモリセル群を３個に分割
した場合について説明したがＮ個（Ｎ＞２）に分
割しても同様にできることはもちろんである。ま
た、前置ワード線１５のみを低抵抗材料で構成し
ておけば、ワード線は抵抗が多少大きくても長さ
が短いため容量が小さく、高速にメモリセルをア
クセスすることができる。また、アンドゲート１
６ａ〜１６ｃは入力端子が２個、出力端子が１個
のため、回路構成が簡単になるので、チツプ面積
の増大を無視することができる。また、行デコー
ダ４はチツプの中央に配置してもよく、チツプの
端に配置してもよいことはもちろんである。ま
た、以上の実施例では行デコーダをチツプの端に
配置したが、チツプの中央に設けてもよいことは
もちろんである。
の選択について説明したが、他のメモリセル群１
ｂおよび１ｃについても同様にできることはもち
ろんである。さらに、メモリセル群を３個に分割
した場合について説明したがＮ個（Ｎ＞２）に分
割しても同様にできることはもちろんである。ま
た、前置ワード線１５のみを低抵抗材料で構成し
ておけば、ワード線は抵抗が多少大きくても長さ
が短いため容量が小さく、高速にメモリセルをア
クセスすることができる。また、アンドゲート１
６ａ〜１６ｃは入力端子が２個、出力端子が１個
のため、回路構成が簡単になるので、チツプ面積
の増大を無視することができる。また、行デコー
ダ４はチツプの中央に配置してもよく、チツプの
端に配置してもよいことはもちろんである。ま
た、以上の実施例では行デコーダをチツプの端に
配置したが、チツプの中央に設けてもよいことは
もちろんである。
以上詳細に説明したように、本発明に係わる半
導体メモリ装置によれば、メモリセルの選択を前
置ワード線とワード線の２段階に分けて行なうよ
うに、行選択を階層的に行なうため、列の直流電
流路のある列数を減少することができるので、高
速で、しかも低消費電力の大容量の半導体メモリ
装置を構成することができる効果がある。
導体メモリ装置によれば、メモリセルの選択を前
置ワード線とワード線の２段階に分けて行なうよ
うに、行選択を階層的に行なうため、列の直流電
流路のある列数を減少することができるので、高
速で、しかも低消費電力の大容量の半導体メモリ
装置を構成することができる効果がある。
以上説明したように本発明は、メモリセルの選
択を前置ワード線と分割ワード線の２段階に分け
て行なうようにしたことにより、直流電流路のあ
る列数を減少することができるので、高速で且つ
低消費電力の大容量の半導体メモリ装置を得るこ
とができる効果がある。
択を前置ワード線と分割ワード線の２段階に分け
て行なうようにしたことにより、直流電流路のあ
る列数を減少することができるので、高速で且つ
低消費電力の大容量の半導体メモリ装置を得るこ
とができる効果がある。
更に、前置ワード線をアルミニウムで形成した
ので、複数のメモリセル群に亘たる前置ワード線
の抵抗が小さくなり、アクセス時間の高速化が達
成できる。
ので、複数のメモリセル群に亘たる前置ワード線
の抵抗が小さくなり、アクセス時間の高速化が達
成できる。
第１図は本発明に係わる半導体メモリ装置の一
実施例を示すブロツク図、第２図はメモリセルの
詳細な回路図、第３図は従来の半導体メモリ装置
を示すブロツク図、第４図は従来の他の半導体メ
モリ装置を示すブロツク図、第５図は従来の他の
半導体メモリ装置を示す配置図である。 １ａ〜１ｃ……メモリセル群、３ａ〜３ｃ……
ワード線、４……行デコーダ、１４ａ〜１４ｃ…
…メモリセル群選択線、１５……前置ワード線、
１６ａ〜１６ｃ……アンドゲート。
実施例を示すブロツク図、第２図はメモリセルの
詳細な回路図、第３図は従来の半導体メモリ装置
を示すブロツク図、第４図は従来の他の半導体メ
モリ装置を示すブロツク図、第５図は従来の他の
半導体メモリ装置を示す配置図である。 １ａ〜１ｃ……メモリセル群、３ａ〜３ｃ……
ワード線、４……行デコーダ、１４ａ〜１４ｃ…
…メモリセル群選択線、１５……前置ワード線、
１６ａ〜１６ｃ……アンドゲート。
Claims (1)
- 【特許請求の範囲】 １ メモリセルをマトリクス状に配置したメモリ
セルアレイを列方向に複数ブロツクに分割して配
列した複数のメモリセル群と、 この複数のメモリセル群の各々に対応して設け
られ各メモリセル群のうちの特定のものを選択す
るメモリセル群選択線と、 上記メモリセル群における対応した列に配置さ
れた複数のメモリセルに接続されたビツト線と、 アクセスすべきメモリセル群の行アドレス情報
を解読する行デコーダと、 この行デコーダの出力端子に接続され前記複数
のメモリセル群に亘つて配置された前置ワード線
と、 前記複数のメモリセル群の各々に対応して設け
られ前記メモリセル群選択線の選択信号と前記前
置ワード線の出力信号とに基づいて活性化される
分割ワード線とを備え、 前記分割ワード線をポリシリコンで形成し、前
記ビツト線をアルミニウムで形成し、かつ、前記
前置ワード線を前記ビツト線とは別の層に位置す
るアルミニウムで形成したことを特徴とする半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309791A JPS62183094A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309791A JPS62183094A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096602A Division JPS58212696A (ja) | 1982-06-03 | 1982-06-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183094A JPS62183094A (ja) | 1987-08-11 |
| JPH0421958B2 true JPH0421958B2 (ja) | 1992-04-14 |
Family
ID=17997282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309791A Granted JPS62183094A (ja) | 1986-12-24 | 1986-12-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183094A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831566B2 (ja) * | 1988-01-08 | 1996-03-27 | 日本電気株式会社 | 半導体メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS554966A (en) * | 1978-06-27 | 1980-01-14 | Toshiba Corp | Mos type dynamic memory |
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
-
1986
- 1986-12-24 JP JP61309791A patent/JPS62183094A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183094A (ja) | 1987-08-11 |
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