JPH0366134A - 第２制御電極を有する高圧薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、性能の安定性を高めるため第２制御電極を設
けた非晶質シリコン高圧薄膜トランジスタに関するもの
である。

従来の技術 現在、電子工学は結晶シリコンに非常に大きく依存して
おり、ＧａＡｓなとの化合物半導体は小型であるが、オ
プトエレクトロニクスや高速処理の分野で重要な地位を
占めている。非晶質シリコンデバイスの構造は、１９７
９年にＬｅＣｏｍｂｅｒ　ｅｔ　ａｌが発表した非晶質
シリコン電界トランジスタに関する最初のリポート（Ｅ
ｌｅｃｔｏｎｉｃ　Ｌｅｔｔｅｒｓ　１５，１７５　（
１９７９年〕）以来、性能および安定性の面で急速な進
歩を遂げた。非晶質シリコン技術は、最初は光電池にお
いて、最近では、平面液晶デイスプレィ、固体撮像素子
、電子複写機、プリンタ、スキャナに使用される大面積
集積回路において、大面積薄膜を利用する最も重要な候
補となった。この半導体材料は、グロー放電製造工程に
おける蒸着温度が低く、ガラスなどの安価な表板材料を
使用することができるので、理論上、大面積アレイ（１
２×１２インチ以上）に適している。

結晶シリコンデバイスと非晶質シリコンデバイスとの主
な相違点は、比較的大きな密度の局所集中状態が関係し
ている後者の電子帯移動度が、かなり低いことである（
≦２０ｃｍ２／Ｖｓ　）。この結果、非晶質シリコンデ
バイスは単結晶デバイスよりもスイッチング時間が遅い
。しかし、印刷などの多くの大面積アプリケーションに
おいては、多数の演算を並列に実行することができるの
で、システム全体の速度は非常に大きい。また、非晶質
シリコンは、有効エネルギーギャップが広く、光導電率
が非常に大きく、かつ光感度が高いので、特に可視範囲
でオプトエレクトロニクスに使用するのに適している。

本出願と同じ譲渡者へ譲渡された米国特許第４゜７５２
．８１４号（発明の名称、高圧薄膜トランジスタ）は、
５００ボルト以上で動作可能なａ−５ｔ：Ｈ）ランジス
タデハイスを開示している。動作中、低電圧のゲート信
号で数百ボルトのスイッチング動作を行うことができる
。この高圧薄膜トランジスタの作り方は、低圧非晶質シ
リコン薄膜トランジスタと矛盾しない。この従来の高圧
薄膜トランジスタの構造を第１図に示す。また、その当
初のＩＤＳ・ＶＤＳ特性の典型例を第３図の曲線Ａで示
す。しかし、この非晶質シリコントランジスタは、第３
図の曲線Ｂで示すように、ストレスを受けると、その特
性がシフトすることがあるので、一定の動作条件のもと
では安定ではない。静電ストレスの印加は、印加電圧の
履歴に応じて瞬時に起きるであろう。図示したより高い
ＶＤＳ値へのシフトは、回路に使用した場合、高圧薄膜
トランジスタの性能を低下させることがあるので望まし
くない。このシフトを記述するために、パラメータ■ｘ
が定義された。このパラメータは、第３図のｌｌｌ５’
ＶＤＳ曲線の変曲点の接線とＸ軸との交点を表す。

発明が解決しようとする課題 本発明の主目的は、非晶質シリコン高圧薄膜トランジス
タが、その静電ストレスの履歴に関係なく、より一様な
動作特性を持つように、ＶＸシフトを大幅に減少させる
ことである。

課題を解決するための手段 本発明は、−態様として、非晶質半導体電荷移送層、前
記電荷移送層に隣接して横方向に間隔をおいて配置され
たソース電極とドレイン電極、前記ドレイン電極に高電
位を印加する手段、前記電荷移送層に隣接して配置され
たゲート誘電体層、前記ドレイン電極から横方向に離し
て配置され、一方の縁がソース電極と重なり他方の縁が
ドレイン電極に向かって伸びている第１制御電極、およ
びデバイスをオンおよびオフにするため時間で変わるや
り方で電位を第１制御電極に印加する手段から成る高圧
薄膜トランジスタを提供するものである。本発明の改良
点は、第１制御電極と共面内にあって、ゲート誘電体層
によって電荷移送層から隔離され、第１制御電極および
ドレイン電極から横方向に間隔をおいて配置された第２
制御電極と、第１制御電極に前記電位が印加されないと
き、前記他方の縁の近くの電荷移送層の中に欠陥が生じ
るのを防止するため第２制御電極に電位を印加する手段
を追加したことである。

ここに記載した高圧薄膜トランジスタは、関連する米国
特許出ＩＰ！ｌｉ、　（発明の名称、第２ゲートを有す
る高圧薄膜トランジスタ、Ａｔｔｏｒｎｅｙ　Ｄｏｃｋ
ｅｔ　Ｎｏ。

Ｄ／８８１９６．１９８９年６月１５日出願）に記載さ
れているトランジスタの修正態様である。

実施例 第１図に示した非晶質シリコン高圧薄膜トランジスタ１
０は基板（図示せず）の上に支持されている。基板は大
面積形式で容易に人手することができ、２５０　”Ｃ程
度の素子製造温度に適合するガラス板または他の材料の
シートでもよい。製造するときには、基板の上にクロム
層を蒸着し、バターニングを行い、エツチングしてゲー
ト電極１２を作る。次に窒化シリコンのゲート誘電体層
１４を堆積させ、続いて真性または薄くドープした非晶
質シリコンの電荷移送層１６をプラズマエンハンスドＣ
ＶＤ法で堆積させる。この非晶質シリコン層１６の上に
窒化層１８を堆積させ、続いてパターニングを行い、エ
ツチングして開孔を形成する。

次に、堆積させた燐ドープ（ｎ型）非晶質シリコン層を
エツチングしてソース電極２ｏとドレイン電極２２を作
る。ｎ型電極の上に重ねたクロム接点は示してない。上
記の材料は実例として挙げたものに過ぎない。

電荷移送層を通る電流は、ドレイン電極２２から横方向
にずれた位置にあるゲート電極１２によって制御される
。電荷移送層１６の残りの部分は長さＬ２の不感（非ゲ
ート制御）ｗ４域である。１〜ランジスタがオフ状態の
場合、ゲート電極１２に０ボルトのバイアスを印加する
と、ゲート電極によってソース電極がドレイン電位から
シールドされるので、不感領域において降下する数百ボ
ルトの高いドレイン電圧にもかかわらず、ソース電極と
ドレイン電極の間には電流が流れない。オン状態の場合
、ゲート電極に５〜２ｏボルトの電位が印加されると、
電荷移送層とデー１〜誘電体層の境界面の近くに長さＬ
＋　の高導電性蓄積チャンネル２４が誘起され、ドレイ
ン電界によって蓄積チャンネル２４から不感領域を通し
てドレイン電極へ電荷キャリアが引っ張られる。厚さ約
５００人の非晶質シリコン層の蓄積チャンネルは非常に
薄いので、電流の大部分は、ゲート誘電体層との約３０
人の境界内に制限される。電流がいったん不感領域に入
ると、厚い電荷移送層を通って流れるように拡散する。

不感領域における電流は空間電荷によって制限され、そ
の値はほぼＶ４／Ｌ２７に比例する（すなわち、電圧の
４乗に比例し、不感領域の長さの７乗に逆比例する）。

第３図に示した従来のデバイスのｒｎｓ’ｖｎｓ特性曲
線Ａは、はっきり区別される２つの領域から成るとみな
すことができる。ドレイン電圧ＶＤＳがより低いとき、
ソースドレイン電流Ｔ［ｌＳは、最初に急上昇した後、
変曲点で上昇率が減少する空間電荷制限電流を表す正の
曲率領域と、電流の頭下げと横ばいを含む飽和領域を呈
する。デバイスを通る電子の流れの物理的過程は以下の
通りである。

すなわち、オン状態では、蓄積されたチャンネルにより
、ドレイン電圧が増大すると、水平電界が強められて蓄
積領域から不感領＠Ｌ２へ次第により多くの電流が引き
込まれる。この状態は、ゲト領域と不感領域間の境界の
電界が、蓄積チャンネルから不感領域への電荷の注入を
制限して、ゲート領域内の電流を飽和させるある値に達
するまで続く。

望ましいトランジスタは低いＶＯＮを有しているが、し
きい値以下のゲート電極と高いドレイン電位による静電
ストレスが、第３図の曲線Ｂのように、特性回線を右へ
シフトさせるので、ＶＯＮが高くなる。この効果は、■
×の差（ＶＸ２　　ＶＸＩ）が曲線のシフトの範囲を表
すので、■×シフトと呼ばれる。本発明は、この状況を
改善することにより、トランジスタのＶＯＮを低くし、
１−ランジスタの安定化を図るものである。

以下の仮説で、■×シフト現象を明らかにし、この問題
の解決策を提案する。第１図のタイプの高圧トランジス
タがオフ状態の場合、すなわちドレイン電極に高圧を印
加し、ゲートを０ホルトのソース電位に保持すると、厳
しい静電ストレス状０ 態が生じる。電子は非晶質シリコン電荷移送層の不感領
域Ｌ２に流入することができなく、大きなドレイン電界
によってその領域内の自由電子が流れ出る結果、キャリ
アの厳しい枯渇が生じる。この静電ストレスによって電
子が枯渇すると、非晶質シリコン層のフェルミレベルが
価電子帯へ引き下げられる。通常の動作温度では、非晶
質シリコンは平衡する、すなわちその電子構造はそのフ
ェルミレベル位置の変化に対応するので、物質は新しい
欠陥すなわちトラップを発生し、フェルミレベルを中間
ギャップまで戻す。平衡した非晶質シリコン材料内の局
所集中状態の分布および密度はフェルミレベルと熱エネ
ルギーによって決まり、重要な効果をもたらす。多くの
電子を一杯に保持した多数のトラップは、材料を通って
電子が移動するのを妨げる。デバイスをオン状態に切り
換えてストレス状態が取り除かれた後でも、この余分の
欠陥は、一定のトレイン電位において電流出力を減少さ
せるので、電荷キャリアを不感領域へ動かすためドレイ
ン電界を強める必要がある。平衡現象に基づいて予想さ
れるｔｎｓ・ｖｎｓ曲線のこのシフト（Ｖｘ　シフト）
は、非晶質シリコンにおいて起こるが、電子構造が温度
およびヘルミレベル位置によって大きく変化しない結晶
シリコンにおいては起こらないことに留意されたい。

トランジスタがオフ状態の場合、非晶質シリコン層は横
方向ドレイン電界によって枯渇する。それに加えて、誘
電体層１４との境界面に近い、非晶質シリコン層のゲー
ト制御領域と不感領域の間の遷移領域Ｘには、第１ゲー
ト電極上の０ポルトとＯ＋ボルト（たぶん、ｌＯ〜２０
ボルト）の差によって誘起された垂直電界によって生じ
た横方向ドレイン電界が存在するので、さらに枯渇が生
じるであろう。したがって、電荷が不感領域に注入する
のを妨げる障壁電位が生じている遷移領域Ｘには、大量
の局所集中状態が現れる。トランジスタがオン状態の場
合、電荷キャリアは薄い蓄積チャンネル２４を通る移動
に制限されるので、遷移領域Ｘ内のどの欠陥も、電荷の
流れに対しボトルネック効果を及ぼし、電荷キャリアが
不感領域に注目 ２ 入するのを大幅に減少させることによって、トランジス
タの特性に悪影響を及ぼす。これは、ＶＸシフトに打ち
勝つためにより大きなＶｔ１Ｓを必要とすることからも
明らかである。もちろん、厚い不感領域内の欠陥は、そ
のほかにも幾つかの悪影響を及ぼすが、電荷キャリアは
厚い非晶質シリコン層を通るように拡散することができ
るので、それらの影響はそれほどでない。

有害な■Ｘシフトを実質上除去し、トランジスタの特性
を改善するため本発明に従って修正した高圧薄膜１−ラ
ンジスタを第２図に示す。理解し易いように、同様な構
成要素は、第１図の説明で使用した同じ参照番号に（′
）を付けて表示しである。１回の蒸着工程で、基板（図
示せず）の上に厚さ約８００人の第１クロム層を堆積す
る。次に、クロム層をパターニングして、横方向に距離
Ｌ３だけ離れた第１制御電極１２’　と第２制御電極２
６を作る。これらの電極の上に厚さ約３０００人の窒化
シリコンを堆積してゲート誘電体層１４′を作り、その
上に厚さ約５００人の非晶質シリコンを堆積して電荷移
送層１６’を作る。続いて非晶質シリコン層１６′の、
上に厚さ約２０００人の窒化シリコン１８′を堆積し、
エツチングして厚さ約１０００人のｎ子弁結晶質シリコ
ン堆積層を受は入れるための開孔を作る。次にｎ子弁晶
質シリコン堆積層をパターニングしてソース電極２０’
　とドレイン電極２２′を作る。ドレイン電極は、第２
ゲート電極から横方向に距離Ｌ４だけ離れており、この
距離Ｌ４は、電極間の絶縁破壊を防止するため、第１図
の距離Ｌ２とほぼ同じである。しかし、これらの電極間
の電位差は第１図のトランジスタのトレイン電極とゲー
ト電極間の電位差より小さいので、距離Ｌ４を少し小さ
くすることができる。

動作中、第１制御電極１２′に印加されるバイアスは、
時間で変わるやり方でオンオフされるが、第２制御電極
２６に印加されるバイアスは常にオンである。上記の代
わりに、第２制御電極を電気的にフロートさせるか、あ
るいは高い静電ストレス状態が存在するときだけ、すな
わち第１制御電極がオフにされたときだけ、バイアスす
ることが３ ４ できる。約】０ボルト程度のバイアスを第１制御電極に
印加すると、接地されたソース電極との間の生した電界
のため、第１制御電極に向い合った非晶質シリコン層内
に薄い高導電性蓄積チャンネル２４′が誘起されること
はよく知られている。非晶質シリコン層に近い第２制御
電極２６（２０〜５０ボルト程度にバイアスされた）は
、非晶質シリコン層の向い合った部分をほぼ同じ電位に
フロートさせるので、垂直電界は存在しないか、あって
もごく小さい。第２制御電極２６に直角な大きな電界は
存在しないから、非晶質シリコン層に、せいぜい、より
太い線２８で示したより拡散した、より弱い導電性チャ
ンネルが生しるだけである。

トランジスタがオフ状態の場合、バイアスされた第２制
御電極２６の存在が、非晶質シリコン層のドレイン電界
の枯渇を、より強く枯渇した遷移領域ｙを有するＬ　ｓ
不感領域に限定する。この遷移領域ｙは、後で説明する
ように、重要な領域ではない。第２制御電極２６は、Ｌ
３不感領域をドレイン電界からシールドするので、Ｌ３
不感領域は第２制御電極の電界のめを見るであろう。第
２制御電極の電界はドレイン電界よりかなり低いから、
Ｌ３を通る枯渇は大幅に減少するであろう。

詳しく言えば、遷移領域Ｘ′における枯渇は、（第２図
に示した短いサイズでわかるように）かなり減少するで
あろう。トランジスタがオン状態の場合、電流は、２０
人の蓄積チャンネルを通って流れ、遷移領域Ｘ′内の多
少の追加欠陥をバイパスして不感領域Ｌ　３に入り、拡
散して厚い非晶質シリコンを通る。電流は、弱いチャン
ネル２８内に制限されず、ある程度拡散して非晶質シリ
コンを通ることができるので、遷移領域ｙ内の欠陥は大
きな障害にはならないであろう。最後に、電流は、ドレ
イン電界の影響を受けてＬ４不感領域を通って流れる。

発明の効果 常時バイアスされた第２制９卸電極を有する本発明の修
正型高圧薄膜トランジスタデバイスは、蓄積チャンネル
に近い非晶質シリコン電荷移送層の重要な遷移領域χが
、高いボラーンシャルのドレイ５ ６ ン電界の影響を受けて強く枯渇してしまうことを防止す
る。この結果、本デバイスは安定化され、ス］・レスの
前後における動作特性の変化は非常に小さい。さらに、
Ｌ４における電位降下がＬ２における電位降下より少な
く、不感領域Ｌ４を不感領域Ｌ２より短くすることがで
きるので、ＶＯＮが小さい。これにより、不感領域の長
さに対する空間電荷制限電流の１／Ｌ２７の関係にした
がって、空間電荷制限電流が大幅に増大する。以上述べ
た利点は、修正型高圧薄膜トランジスタの非ストレス状
態とストレス状態をそれぞれ表す第３図の曲線ＣとＤか
ら容易に観察することができる。

以上の説明は実例として行ったものであり、特許請求の
範囲に記載した発明の真の精神および発明の範囲の中で
、構造細部の他の変更、要素の他の組合せや配列を数多
く考えることができるであろう。

【図面の簡単な説明】

第１図は、既知の非晶質シリコン高圧薄膜トランジスタ
の構造を示す図、 第２図は、本発明の２ゲート非晶質シリコン高圧薄膜ト
ランジスタの構造を示す図、 第３図は、第１図の高圧薄膜トランジスタの非ストレス
状態およびストレス状態のｒｎｓ・ＶＯＳ曲線と、本発
明の素子のそれらに対応する特性曲線を示す図である。 符号の説明 １０・・・非晶質シリコン高圧薄膜トランジスタ、１２
・・・ゲート電極、１２′・・・第１制御電極、１４１
４′・・・ゲート誘電体層、１６．１６’・・・電荷移
送層、１８．１８’・・・窒化層、２０．２０’・・・
ソース電極、２２．２２’　・・・トレイン電極、２４
２４′・・・高導電性蓄積チャンネル、２６・・・第２
制御電極、２８・・・弱導電性蓄積チャンネル。 ７ ８

Claims (1)

【特許請求の範囲】
1. （１）非晶質半導体電荷移送層、前記電荷移送層に隣接
   し、横方向に間隔をおいて配置されたソース電極とドレ
   イン電極、前記ドレイン電極に高電位を印加する手段、
   前記電荷移送層に隣接して配置されたゲート誘電体層、
   前記誘電体層によって前記電荷移送層から隔離され、一
   方の縁が横方向に前記ソース電極に重なり、他方の縁が
   前記ドレイン電極から横方向に離れている第１制御電極
   、電位を印加したとき前記電荷移送層の中に、前記第１
   制御電極に向かい合って、蓄積チャンネルが形成される
   ように、時間で変わるやり方で電位を前記第１制御電極
   に印加する手段から成る高圧薄膜トランジスタであって
   、前記第１制御電極と共面上にあって、前記ゲート誘電
   体層によって前記電荷移送層から隔離され、前記第１制
   御電極および前記ドレイン電極から横方向に間隔をおい
   て配置された第２制御電極と、 前記第１制御電極に前記電位が印加されないとき、前記
   他方の縁に近い前記電荷移送層内に欠陥が生じるのを防
   止するため、前記第２制御電極に電位を印加する手段、 を備えていることを特徴とする高圧薄膜トランジスタ。