JPH0366219A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH0366219A JPH0366219A JP1203159A JP20315989A JPH0366219A JP H0366219 A JPH0366219 A JP H0366219A JP 1203159 A JP1203159 A JP 1203159A JP 20315989 A JP20315989 A JP 20315989A JP H0366219 A JPH0366219 A JP H0366219A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばマイクロコンピュータに入力される電
圧の変動を検知するための電圧検出回路に関するもので
ある。
圧の変動を検知するための電圧検出回路に関するもので
ある。
第３図は例えば特開昭６１−２７６４１．３号公報に示
された従来のこの種の電圧検出回路である。
された従来のこの種の電圧検出回路である。
第３図において、第１マルチコレクタｐｎｐ トランジ
スタ（１）は工ξソタが、電圧＋Ｖｃｃの電源（２）に
接続された高電位点（３）に、第２コレクタ（１ｂ）と
ベースとが第１ｎｐｎ）ランジスタ（４）のコレクタに
、それぞれ接続されている。第２マルヂコレクタｐｎｌ
））ランジスタ（５）はエミッタが高電位点（３）に、
第２コレクタ（５ｂ）とベースとが第２ｎｐｎ）ランジ
スタ（６）のコレクタに、それぞれ接続されている。第
１マルチコレクタｐｎｐトランジスタ（１１と、第２マ
ルチコレクタｐｎｐ）ランジスタ（５）はこの結線では
、それぞれ第１カレントミラー回路（３０）および第２
カレントミラー回路（４０）を構成していて、そのカレ
ントミラー比は共に１：ｌである。第１ｎｐｎ）ランジ
スタ（４）と第２ｎｐｎ）ランジスタ（６）の工ごツタ
面積比は１ ： ｎ （ｎ＞１）であり、ベースは共に
信号入力端子（７）に接続されている。第２ｎｐｎｌ−
ランジスタ（６）のエミッタは第１負荷（８）を介して
第１接続点（９）と、そして第１ｎｐｎ）ランジスタ（
４）のエミッタは直接に第１接続点（９）とそれぞれ接
続されている。第１接続点（９）と低電位点である接地
線αωとの間に第２負荷ａυが結合されている。第１マ
ルチコレクタｐｎｐ）ランジスタ（１１の第１コレクタ
（ｌａ）は第２接続点（２）と接続されている。第２マ
ルチコレクタｐｎｐ）ランジスタ（５）の第１コレクタ
（５ａ）は第４ｎｐｎ）ランジスタ０濁のコレクタに接
続されている。また、第４ｎｐｎトランジスタ０１のベ
ースとコレクタとは接続されている。第３ｎｐｎ）ラン
ジスタ０αのコレクタは第２接続点（２）と、ベースは
第４ｎｐｎトランジスタ０１のベースとそれぞれ接続さ
れており、第４ｎｐｎトランジスタα濁および第３ｎｐ
ｎトランジスタ０ωのエミッタはともに接地線Ｑ［１１
に接続されている。第４ｎｐｎ）ランジスタα濁と第３
ｎｐｎ）ランジスタ（１４１も第３カレントミラー回路
（５０）を構成していて、そのカレントミラー比は１：
ｌである。さらに、高電位点（３）と接地線０ωとの間
に定電流源αつと第５ｎｐｎ ）ランジスタα０が直列
に接続されていて、定電流源ａ９と第５ｎｐｎ トラン
ジスタ０ωのコレクタは第３接続点ＯＤで接続され、第
５ｎｐｎ）ランジスタαＯのエミッタが接地ｗＡＱΦと
接続されている。第３接続点αＤはインバータ回路α０
を介して信号出力端子Ｑｌに接続されている。
スタ（１）は工ξソタが、電圧＋Ｖｃｃの電源（２）に
接続された高電位点（３）に、第２コレクタ（１ｂ）と
ベースとが第１ｎｐｎ）ランジスタ（４）のコレクタに
、それぞれ接続されている。第２マルヂコレクタｐｎｌ
））ランジスタ（５）はエミッタが高電位点（３）に、
第２コレクタ（５ｂ）とベースとが第２ｎｐｎ）ランジ
スタ（６）のコレクタに、それぞれ接続されている。第
１マルチコレクタｐｎｐトランジスタ（１１と、第２マ
ルチコレクタｐｎｐ）ランジスタ（５）はこの結線では
、それぞれ第１カレントミラー回路（３０）および第２
カレントミラー回路（４０）を構成していて、そのカレ
ントミラー比は共に１：ｌである。第１ｎｐｎ）ランジ
スタ（４）と第２ｎｐｎ）ランジスタ（６）の工ごツタ
面積比は１ ： ｎ （ｎ＞１）であり、ベースは共に
信号入力端子（７）に接続されている。第２ｎｐｎｌ−
ランジスタ（６）のエミッタは第１負荷（８）を介して
第１接続点（９）と、そして第１ｎｐｎ）ランジスタ（
４）のエミッタは直接に第１接続点（９）とそれぞれ接
続されている。第１接続点（９）と低電位点である接地
線αωとの間に第２負荷ａυが結合されている。第１マ
ルチコレクタｐｎｐ）ランジスタ（１１の第１コレクタ
（ｌａ）は第２接続点（２）と接続されている。第２マ
ルチコレクタｐｎｐ）ランジスタ（５）の第１コレクタ
（５ａ）は第４ｎｐｎ）ランジスタ０濁のコレクタに接
続されている。また、第４ｎｐｎトランジスタ０１のベ
ースとコレクタとは接続されている。第３ｎｐｎ）ラン
ジスタ０αのコレクタは第２接続点（２）と、ベースは
第４ｎｐｎトランジスタ０１のベースとそれぞれ接続さ
れており、第４ｎｐｎトランジスタα濁および第３ｎｐ
ｎトランジスタ０ωのエミッタはともに接地線Ｑ［１１
に接続されている。第４ｎｐｎ）ランジスタα濁と第３
ｎｐｎ）ランジスタ（１４１も第３カレントミラー回路
（５０）を構成していて、そのカレントミラー比は１：
ｌである。さらに、高電位点（３）と接地線０ωとの間
に定電流源αつと第５ｎｐｎ ）ランジスタα０が直列
に接続されていて、定電流源ａ９と第５ｎｐｎ トラン
ジスタ０ωのコレクタは第３接続点ＯＤで接続され、第
５ｎｐｎ）ランジスタαＯのエミッタが接地ｗＡＱΦと
接続されている。第３接続点αＤはインバータ回路α０
を介して信号出力端子Ｑｌに接続されている。
次に動作について説明する。
信号入力端子（７）に入力される入力信号電圧ＶＩＮに
よって、第１ｎｐｎトランジスタ（４）および第２ｎｐ
ｎ）ランジスタ（６）のそれぞれのコレクタ電流ＩＣＩ
およびＩＣＺが等しくなるとき、その入力信号電圧をし
きい値電圧とする。上記しきい値電圧Ｖ、は、ボルツマ
ン定数をｋ、電子電荷をｑ、絶対温度をＴ１第２ｎｐｎ
トランジスタ（６）のベースエξツタ間電圧をＶＢＥ２
、第１負荷（８）の抵抗をＲ＋ 、第２負荷αＤの抵抗
をＲ２とした場合、第１式で与えられる。
よって、第１ｎｐｎトランジスタ（４）および第２ｎｐ
ｎ）ランジスタ（６）のそれぞれのコレクタ電流ＩＣＩ
およびＩＣＺが等しくなるとき、その入力信号電圧をし
きい値電圧とする。上記しきい値電圧Ｖ、は、ボルツマ
ン定数をｋ、電子電荷をｑ、絶対温度をＴ１第２ｎｐｎ
トランジスタ（６）のベースエξツタ間電圧をＶＢＥ２
、第１負荷（８）の抵抗をＲ＋ 、第２負荷αＤの抵抗
をＲ２とした場合、第１式で与えられる。
Ｒ＋ Ｑ
（１１
第３図の回路構成において、第１カレントミラー回路（
３０）、第２カレント藁ラー回路（４０）および第３カ
レント逅ラー回路（５０）のカレントミラー比がそれぞ
れ１：１であるので第１カレントミラー回路（３０）の
入力段の電流ｒｃ＋と出力段の電流Ｉ。
３０）、第２カレント藁ラー回路（４０）および第３カ
レント逅ラー回路（５０）のカレントミラー比がそれぞ
れ１：１であるので第１カレントミラー回路（３０）の
入力段の電流ｒｃ＋と出力段の電流Ｉ。
第２カレントミラー回路（４０）の入力段の電流ｒｃ２
と出力段の電流Ｉ２、そして第３カレント累ラー回路（
５０）の入力段の電流Ｉ２と出力段の電流１ｅ２とは等
しい値となる。すなわち、第２式、第３式で示される。
と出力段の電流Ｉ２、そして第３カレント累ラー回路（
５０）の入力段の電流Ｉ２と出力段の電流１ｅ２とは等
しい値となる。すなわち、第２式、第３式で示される。
Ｉｃ＋＝１＋ （２）Ｉｃ
ｚ＝ Ｉｔ ＝ Ｉｃｓ （３１第
５’ ｎ ｐ ｎ ）ランジスタα呻のベース電流Ｉ３
は第１カレントミラー回路（３０）の■、と第３カレン
トミラー回路（５０）の■。、との差となり第４式で示
される。
ｚ＝ Ｉｔ ＝ Ｉｃｓ （３１第
５’ ｎ ｐ ｎ ）ランジスタα呻のベース電流Ｉ３
は第１カレントミラー回路（３０）の■、と第３カレン
トミラー回路（５０）の■。、との差となり第４式で示
される。
１１＝ＩＩ ＩＣＩ ＋４１
信号入力端子（７）の入力電圧ＶＩＮがｖｓよりも低い
ときは、第１ｎｐｎ）ランジスタ（４）および第２ｎｐ
ｎ）ランジスタ（６）のベースに入力電圧が印加される
と、まず電荷はエミッタ面積が大きい方の工ごツタに流
れ易いので■。、＜Ｉｃｚとなり、第２、第３、第４式
からＩＩ＜０となる。このため第５ｎｐｎ）ランジスタ
（１６）はＯＦＦ となり、定電流源α９の出力電位は
ほぼ＋Ｖ ｃｃの電源電位となり、インバータ回路αω
に高電位レベル（以下”Ｈ”レベルという〉が入力され
、信号出力端子αのから低電位レベル（以下、”Ｌ″レ
ベルいう〉が出力される。
信号入力端子（７）の入力電圧ＶＩＮがｖｓよりも低い
ときは、第１ｎｐｎ）ランジスタ（４）および第２ｎｐ
ｎ）ランジスタ（６）のベースに入力電圧が印加される
と、まず電荷はエミッタ面積が大きい方の工ごツタに流
れ易いので■。、＜Ｉｃｚとなり、第２、第３、第４式
からＩＩ＜０となる。このため第５ｎｐｎ）ランジスタ
（１６）はＯＦＦ となり、定電流源α９の出力電位は
ほぼ＋Ｖ ｃｃの電源電位となり、インバータ回路αω
に高電位レベル（以下”Ｈ”レベルという〉が入力され
、信号出力端子αのから低電位レベル（以下、”Ｌ″レ
ベルいう〉が出力される。
ＶＩＮが■３に等しいときは、ＩＣＩ＝ＩＣ２となり、
第２、第３、第４式からＩＢ＝０となる。このため、第
５ｎｐｎ）ランジスタＱｌはＯＦＦ となり、前記Ｖｌ
Ｎくｖｓの場合と同様に信号出力端子α匂から“Ｌ”レ
ベルが出力される。
第２、第３、第４式からＩＢ＝０となる。このため、第
５ｎｐｎ）ランジスタＱｌはＯＦＦ となり、前記Ｖｌ
Ｎくｖｓの場合と同様に信号出力端子α匂から“Ｌ”レ
ベルが出力される。
■、がＶＳＩより高くなったときは、ＩＣＩ＞ＩＣ２と
なる。これは第１ｎｐｎ）ランジスタ（４）のベースか
ら第１接続点（９）までの電圧と第２ｎｐｎ ）ランジ
スタ（６）のベースから第１接続点（９）までの電圧と
が等しいこと、また第１ｎｐｎ）ランジスタ（４）のベ
ースーエ逅ンタ抵抗と第２ｎｐｎｌ−ランジスタ（６）
のベース−エミッタ抵抗とは、工逅ソタ面積の差異はあ
るとは言え、通常は抵抗値にそれほど大きな差が無いこ
とから、第１負荷（８）が接続されている第２ｎｐｎ）
ランジスク（６）を流れる電流が少なくなるからである
。その結果、第２、第３、第４弐からＩＢ＞Ｏとなる。
なる。これは第１ｎｐｎ）ランジスタ（４）のベースか
ら第１接続点（９）までの電圧と第２ｎｐｎ ）ランジ
スタ（６）のベースから第１接続点（９）までの電圧と
が等しいこと、また第１ｎｐｎ）ランジスタ（４）のベ
ースーエ逅ンタ抵抗と第２ｎｐｎｌ−ランジスタ（６）
のベース−エミッタ抵抗とは、工逅ソタ面積の差異はあ
るとは言え、通常は抵抗値にそれほど大きな差が無いこ
とから、第１負荷（８）が接続されている第２ｎｐｎ）
ランジスク（６）を流れる電流が少なくなるからである
。その結果、第２、第３、第４弐からＩＢ＞Ｏとなる。
従って、第５ｎｐｎトランジスタ０［ＯはＯＮとなり、
定電流源０５）の出力電位は接地電位となりインバータ
回路αωには“Ｌ″レベル入力され、信号出力端子α匂
から“Ｈ′ルベルが出力される。
定電流源０５）の出力電位は接地電位となりインバータ
回路αωには“Ｌ″レベル入力され、信号出力端子α匂
から“Ｈ′ルベルが出力される。
従来の電圧検出回路は以上のように構成されていたので
、検出回路の消費電力を低減するに際して、回路の多枝
を流れる電流が微小電流になったとき、回路に使用され
ているバイポーラトランジスタの電流増幅率ｈＦＥが低
下するため、電流増幅をおこなう際の、ベース電流の影
響が大きくなり、この結果、カレントミラー回路の出力
電流のバランスが取られ難くなりオフセントが発生して
、同じ入力電圧に対してもＩＢが変動し、第５ｎｐｎト
ランジスタのＯＮ、ＯＦＦが一定せず、電圧検出の精度
低下が発生する。これを防止するためには、バイポーラ
トランジスタ構成から、ＭＯ５型電界効果トランジスタ
（以下ＭＯ３Ｔという）構成に変える必要がある。しか
しながらインバータ回路への人力レベルを制御するトラ
ンジスタがバイボラトランジスタの場合、微小のベース
電流でも動作を開始するため、応答性は極めてよかった
が、上記トランジスタとしてＭＯ３Ｔを使用する場合、
ＭＯ３ＴをＯＮからＯＦＩ’に切り換えるとき、ゲート
−ソース間容量に蓄積された電荷を移動させる必要が生
じるが、微小電流下では電荷を移動させるための環境が
極めて悪いため、所要の電圧に対しこの移動させる蓄積
電荷量が大きくかけはなれて多い場合、応答性が悪くな
るという課題があった。
、検出回路の消費電力を低減するに際して、回路の多枝
を流れる電流が微小電流になったとき、回路に使用され
ているバイポーラトランジスタの電流増幅率ｈＦＥが低
下するため、電流増幅をおこなう際の、ベース電流の影
響が大きくなり、この結果、カレントミラー回路の出力
電流のバランスが取られ難くなりオフセントが発生して
、同じ入力電圧に対してもＩＢが変動し、第５ｎｐｎト
ランジスタのＯＮ、ＯＦＦが一定せず、電圧検出の精度
低下が発生する。これを防止するためには、バイポーラ
トランジスタ構成から、ＭＯ５型電界効果トランジスタ
（以下ＭＯ３Ｔという）構成に変える必要がある。しか
しながらインバータ回路への人力レベルを制御するトラ
ンジスタがバイボラトランジスタの場合、微小のベース
電流でも動作を開始するため、応答性は極めてよかった
が、上記トランジスタとしてＭＯ３Ｔを使用する場合、
ＭＯ３ＴをＯＮからＯＦＩ’に切り換えるとき、ゲート
−ソース間容量に蓄積された電荷を移動させる必要が生
じるが、微小電流下では電荷を移動させるための環境が
極めて悪いため、所要の電圧に対しこの移動させる蓄積
電荷量が大きくかけはなれて多い場合、応答性が悪くな
るという課題があった。
この発明は上記のような課題を解決するためになされた
もので、低消費電流の電圧検出回路において、入力信号
の変化に際しての出力信号の変化の応答性が良い電圧検
出回路を得ることを目的としている。
もので、低消費電流の電圧検出回路において、入力信号
の変化に際しての出力信号の変化の応答性が良い電圧検
出回路を得ることを目的としている。
この発明に係わる電圧検出回路は、第１電位点に接続さ
れた第１および第２カレントミラー回路のそれぞれの入
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタを
設け、更に第１＃よび第２トランジスタの出力端子の接
続点と第２電位点との間に第２負荷を設けて、第１カレ
ントミラー回路の出力段の電流を人力する第３カレント
ミラー回路の出力段の電流と、第２カレントミラー回路
の出力段の電流との差を電界効果トランジスタの制御端
子に注入することにより、第１電位点に接続された定電
流源の出力電位を第１電位点電位または第２電位点に切
り替え、上記出力電位に応じて信号出力端子に信号を出
力すると共に、上記電界効果トランジスタのドレイン電
流によりバイポーラトランジスタを制御し、上記電界効
果トランジスタの制御端子の余剰電荷を上記バイポーラ
トランジスタを経由して第２電位点に移動させるように
したものである。
れた第１および第２カレントミラー回路のそれぞれの入
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタを
設け、更に第１＃よび第２トランジスタの出力端子の接
続点と第２電位点との間に第２負荷を設けて、第１カレ
ントミラー回路の出力段の電流を人力する第３カレント
ミラー回路の出力段の電流と、第２カレントミラー回路
の出力段の電流との差を電界効果トランジスタの制御端
子に注入することにより、第１電位点に接続された定電
流源の出力電位を第１電位点電位または第２電位点に切
り替え、上記出力電位に応じて信号出力端子に信号を出
力すると共に、上記電界効果トランジスタのドレイン電
流によりバイポーラトランジスタを制御し、上記電界効
果トランジスタの制御端子の余剰電荷を上記バイポーラ
トランジスタを経由して第２電位点に移動させるように
したものである。
ゲート−ソース間に蓄積される余剰電荷がハイポ−ラト
ランジスタを介して低電位点に移動させられるので、上
記電界効果トランジスタのゲート電圧が上記バイポーラ
トランジスタのエミッターコレクタ間の飽和電圧以上に
高くならない。このため入力信号電圧ＶＩＮがしきい値
電圧Ｖ、より高い状態から低い状態に遷移したとき、上
記電界効果トランジスタのゲート電圧がこの電界効果ト
ランジスタの動作電圧ｖＴＨまで下がるに必要な時間は
大幅に短縮される。
ランジスタを介して低電位点に移動させられるので、上
記電界効果トランジスタのゲート電圧が上記バイポーラ
トランジスタのエミッターコレクタ間の飽和電圧以上に
高くならない。このため入力信号電圧ＶＩＮがしきい値
電圧Ｖ、より高い状態から低い状態に遷移したとき、上
記電界効果トランジスタのゲート電圧がこの電界効果ト
ランジスタの動作電圧ｖＴＨまで下がるに必要な時間は
大幅に短縮される。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による電圧検出回路の回路
図である。この実施例は第１カレント旦ラー回路（３０
）および第２カレントミラー回路（４０）を例えばｐチ
ャンネルＭＯ３Ｔ （以下、ｐ−ＭＯ３Ｔという）で、
また第３カレントミラー回路（５０〉を例えばｎチャン
ネルＭＯ３Ｔ （以下、ｎチャンネルＭＯ３Ｔをｎ −
Ｍ ＯＳ Ｔという）で構成された例である。
図である。この実施例は第１カレント旦ラー回路（３０
）および第２カレントミラー回路（４０）を例えばｐチ
ャンネルＭＯ３Ｔ （以下、ｐ−ＭＯ３Ｔという）で、
また第３カレントミラー回路（５０〉を例えばｎチャン
ネルＭＯ３Ｔ （以下、ｎチャンネルＭＯ３Ｔをｎ −
Ｍ ＯＳ Ｔという）で構成された例である。
第１図において、第１９−Ｍ０３Ｔ （６１）および第
２ ｐ−ＭＯＳ Ｔ（６２）で構成された第１カレント
−、ラー回路（３０）の人力段（３１）は、電源（２）
に接続されている第１電位点、ここでは高電位点（３）
と第１トランジスタである第１ｎｐｎ）ランジスタ（４
）のコレクタとの間に配置されている。上記第１カレン
トｓラー回路（３０）の出力段（３２）は高電位点（３
）と第２接続点（２）との間に配置されいる。第２接続
点（２）は第１ ｎ−Ｍ ＯＳ Ｔ （６５）のドレイ
ンと接続されている。
２ ｐ−ＭＯＳ Ｔ（６２）で構成された第１カレント
−、ラー回路（３０）の人力段（３１）は、電源（２）
に接続されている第１電位点、ここでは高電位点（３）
と第１トランジスタである第１ｎｐｎ）ランジスタ（４
）のコレクタとの間に配置されている。上記第１カレン
トｓラー回路（３０）の出力段（３２）は高電位点（３
）と第２接続点（２）との間に配置されいる。第２接続
点（２）は第１ ｎ−Ｍ ＯＳ Ｔ （６５）のドレイ
ンと接続されている。
また、第３ｐ−ＭＯ３Ｔ（６３）および第４ｐ−ＭＯＳ
Ｔ （６４）で構成された第２カレントミラー回路（
４０）の人力段（４１）も高電位点（３）と第２トラン
ジスタである第２ｎｐｎ ）ランジスタ（６）のコレク
タとの間に配置されている。また上記第２カレント短ラ
ー回路（４０）の出力段（４２）は高電位点（３）と第
２ｎ−Ｍ ＯＳ Ｔ （６６）のドレインとの間に配置
されている。
Ｔ （６４）で構成された第２カレントミラー回路（
４０）の人力段（４１）も高電位点（３）と第２トラン
ジスタである第２ｎｐｎ ）ランジスタ（６）のコレク
タとの間に配置されている。また上記第２カレント短ラ
ー回路（４０）の出力段（４２）は高電位点（３）と第
２ｎ−Ｍ ＯＳ Ｔ （６６）のドレインとの間に配置
されている。
上記第１ｎｐｎトランジスタ（４）と第２ｎｐｎ ）ラ
ンジスタ（６）の工ξソタ面積比は１：ｎ（この例では
ｎ〉１）であり、ベースは共に信号入力端子（７）に接
続されている。
ンジスタ（６）の工ξソタ面積比は１：ｎ（この例では
ｎ〉１）であり、ベースは共に信号入力端子（７）に接
続されている。
上記第２ ｎ ｐ ｎ ｌ−ランジスタ（６）のエミッ
タは第１負荷（８）を介して第１接続点（９）と、そし
て上記第１ ｎｐｎ ）ランジスタ（４）のエミッタは
直接に上記第１接続点（９）とそれぞれ接続されている
。上記第１接続点（９）と第２電位点である接地線αω
との間に第２負荷αＤが接続されている。第１ｎ−ＭＯ
３Ｔ（６５）と第２ｎ−ＭＯ３Ｔ（６６）のゲートは互
いに接続され、更に、上記第２ ｎ−ＭＯＳ Ｔ（６６
）のドレインとも接続され、第３カレントミラー回路（
５０）が構成されていて、そのカレントミラー比は１：
１である。また第３カレント果ラー回路（５０）は接地
線αωに接続されている。
タは第１負荷（８）を介して第１接続点（９）と、そし
て上記第１ ｎｐｎ ）ランジスタ（４）のエミッタは
直接に上記第１接続点（９）とそれぞれ接続されている
。上記第１接続点（９）と第２電位点である接地線αω
との間に第２負荷αＤが接続されている。第１ｎ−ＭＯ
３Ｔ（６５）と第２ｎ−ＭＯ３Ｔ（６６）のゲートは互
いに接続され、更に、上記第２ ｎ−ＭＯＳ Ｔ（６６
）のドレインとも接続され、第３カレントミラー回路（
５０）が構成されていて、そのカレントミラー比は１：
１である。また第３カレント果ラー回路（５０）は接地
線αωに接続されている。
更に、高電位点（３）は定電流源ａ粉を介して第３接続
点αＤに接続され、上記第３接続点ａ′０の一端はイン
バータ回路αωを介して信号出力端子０１に接続されて
いる。上記第３接続点Ｑ７）のもう一端はバイポーラト
ランジスタ、この実施例ではｆｌｎｐ）ランジスタ（６
７）のベースと接続され、更に電界効果トランジスタ、
この実施例では第３ ｎ −Ｍ ＯＳ Ｔ（６８）のド
レインと接続されている。上記第３ｎＭ ＯＳ Ｔ （
６Ｂ）のソースは接地線Ｑ［Ｉｌに、またゲートは第２
接続点（２）に接続されると共に、コレクタが接地線α
０）に接続されている上記ｐｎｌ））ランジスタ（６７
）のエミッタにも接続されている。なお第３ｎ−ＭＯ３
Ｔ（６８）のゲートと接地線ＱＯＩとの間の寄生容量（
６９）はゲート−ソース間の寄生容量を示している。
点αＤに接続され、上記第３接続点ａ′０の一端はイン
バータ回路αωを介して信号出力端子０１に接続されて
いる。上記第３接続点Ｑ７）のもう一端はバイポーラト
ランジスタ、この実施例ではｆｌｎｐ）ランジスタ（６
７）のベースと接続され、更に電界効果トランジスタ、
この実施例では第３ ｎ −Ｍ ＯＳ Ｔ（６８）のド
レインと接続されている。上記第３ｎＭ ＯＳ Ｔ （
６Ｂ）のソースは接地線Ｑ［Ｉｌに、またゲートは第２
接続点（２）に接続されると共に、コレクタが接地線α
０）に接続されている上記ｐｎｌ））ランジスタ（６７
）のエミッタにも接続されている。なお第３ｎ−ＭＯ３
Ｔ（６８）のゲートと接地線ＱＯＩとの間の寄生容量（
６９）はゲート−ソース間の寄生容量を示している。
次に、動作について説明する。
しきい値電圧Ｖ、は従来例で説明されたと同様に第１式
で与えられる。
で与えられる。
第１図の回路構成において、第１カレントミラー回路（
３０）、第２カレントミラー回路（４０）および第３カ
レントミラー回路（５０）のカレントミラー比が１：１
であるので、第１カレントミラー回路（３０）の入力段
（３１）の電流ＩＣＩと出力段（３２）の電流ＩＩ、第
２カレントミラー回路（４０）の入力段（４１）の電流
ｌｅ２と出力段（４２）の電流Ｉ２、そして第３カレン
トミラー回路（５０）の入力段の電流Ｉ２と出力段の電
流ＩＤ３とは等しい値となる。すなわち、先に示した第
２式と、そして第５式で示される。
３０）、第２カレントミラー回路（４０）および第３カ
レントミラー回路（５０）のカレントミラー比が１：１
であるので、第１カレントミラー回路（３０）の入力段
（３１）の電流ＩＣＩと出力段（３２）の電流ＩＩ、第
２カレントミラー回路（４０）の入力段（４１）の電流
ｌｅ２と出力段（４２）の電流Ｉ２、そして第３カレン
トミラー回路（５０）の入力段の電流Ｉ２と出力段の電
流ＩＤ３とは等しい値となる。すなわち、先に示した第
２式と、そして第５式で示される。
Ｉ Ｃ２＝ Ｉ ２ ＝ Ｉ Ｄ３ −−−−
−−−−−−−−−−−−− ｆ５）信号入力端子（７
）の入力電圧ＶＩＮ；’ｌ＜Ｖｓよりも低いときは、従
来の技術で説明したようにＩＣＩ＜ＩＣ！となり、第２
式、第５式の関係があるためｌ、＜ＩＤ３となる必要が
生し、第３ｎ−ＭＯ３Ｔ（６Ｂ）のゲート電極から電荷
が抜かれてしまう。このため上記第３ｎ−ＭＯ３Ｔ（６
Ｂ）のゲート電圧■６は生しないので、第３ｎ−ＭＯ３
Ｔ（６８）はＯＦＦ となり、ドレイン電圧が“Ｈ”レ
ベルとなりインバータ回路００に“Ｈ”レベルが入力さ
れ、信号出力端子α０から“Ｌ”レベルが出力される。
−−−−−−−−−−−−− ｆ５）信号入力端子（７
）の入力電圧ＶＩＮ；’ｌ＜Ｖｓよりも低いときは、従
来の技術で説明したようにＩＣＩ＜ＩＣ！となり、第２
式、第５式の関係があるためｌ、＜ＩＤ３となる必要が
生し、第３ｎ−ＭＯ３Ｔ（６Ｂ）のゲート電極から電荷
が抜かれてしまう。このため上記第３ｎ−ＭＯ３Ｔ（６
Ｂ）のゲート電圧■６は生しないので、第３ｎ−ＭＯ３
Ｔ（６８）はＯＦＦ となり、ドレイン電圧が“Ｈ”レ
ベルとなりインバータ回路００に“Ｈ”レベルが入力さ
れ、信号出力端子α０から“Ｌ”レベルが出力される。
ＶＩＮがＶ３に等しいときは、ＩＣＩ＝ＩＣ！となり、
第２、第５式からＩＩ ＝ＩＤ３となる。このとき第
３ｎ’−ＭＯ３Ｔ（６８）のゲート電極には十分な電圧
が与えられないので第３ｎ−ＭＯ３Ｔ（６Ｂ）はＯＦＦ
となり、前記ｖｌＮくＶｓの場合と同様に信号出力端子
αつから“Ｌ”レベルが出力される。
第２、第５式からＩＩ ＝ＩＤ３となる。このとき第
３ｎ’−ＭＯ３Ｔ（６８）のゲート電極には十分な電圧
が与えられないので第３ｎ−ＭＯ３Ｔ（６Ｂ）はＯＦＦ
となり、前記ｖｌＮくＶｓの場合と同様に信号出力端子
αつから“Ｌ”レベルが出力される。
ＶｏがＶ３より高いときは、従来の技術で説明したよう
にＩｃ＋＞Ｉｃｚなり、第２、第５弐から１１＞ＩＤ３
となる。従って、過剰電流は第３ｎ−ＭＯ３Ｔ （６８
）のゲート電極とソース電極とで構成される容量の蓄積
電流として流れこむ。上記第３ｎＭ ＯＳ Ｔ （６８
）のゲート−ソース間の寄生容量（６９）の値をＣＣＳ
とすると、ゲート電圧Ｖ、は第６式で与えられる。
にＩｃ＋＞Ｉｃｚなり、第２、第５弐から１１＞ＩＤ３
となる。従って、過剰電流は第３ｎ−ＭＯ３Ｔ （６８
）のゲート電極とソース電極とで構成される容量の蓄積
電流として流れこむ。上記第３ｎＭ ＯＳ Ｔ （６８
）のゲート−ソース間の寄生容量（６９）の値をＣＣＳ
とすると、ゲート電圧Ｖ、は第６式で与えられる。
Ｖ６が第３ｎ−ＭＯ３Ｔ（６Ｂ）の動作電圧ＶＴＩ＋に
達すると、第３ｎ−ＭＯ３Ｔ（６８）ばＯＮとなり、定
電流源αつの出力電位は接地電位となり、インバータ回
路α印に“Ｌ”レベルが入力され、信号出力端しへ゛ル 子α匂から“Ｈ″鯵噂１が出力される。
達すると、第３ｎ−ＭＯ３Ｔ（６８）ばＯＮとなり、定
電流源αつの出力電位は接地電位となり、インバータ回
路α印に“Ｌ”レベルが入力され、信号出力端しへ゛ル 子α匂から“Ｈ″鯵噂１が出力される。
このドレイン電流■、は第３ ｎ−ＭＯ５Ｔ（６８）の
ＶＧが大きくなると増加する。このとき、Ｉｎはｐｎｐ
）ランジスタ（６７）のベース電流に相当するから、充
分Ｉ、が流れることにより上記ｐｎｐトランジスタ（６
７）がＯＮシ、上記第３ｎ−ＭＯ３Ｔ（６８）のゲート
電極の過剰電荷を上記１）ｎｐ）ランジスタ（６７）の
エミンタ電極からコレクタ電極へ流すので、Ｖ６はｐｎ
ｐトランジスタ（６７）の工ξツターコレクク間飽和電
圧Ｖ、。（３□）以上に上昇しない。すなわちＩ）ｎｐ
）ランジスタ（６７）が無い場合、Ｖ６は電源電圧Ｖ
ｃｃに近付くが、ｐｎｐ）ランジスタ（６７〉がある場
合、ＶＧはＶ ＥＣ（ｓａｔｌ が上限となる。
ＶＧが大きくなると増加する。このとき、Ｉｎはｐｎｐ
）ランジスタ（６７）のベース電流に相当するから、充
分Ｉ、が流れることにより上記ｐｎｐトランジスタ（６
７）がＯＮシ、上記第３ｎ−ＭＯ３Ｔ（６８）のゲート
電極の過剰電荷を上記１）ｎｐ）ランジスタ（６７）の
エミンタ電極からコレクタ電極へ流すので、Ｖ６はｐｎ
ｐトランジスタ（６７）の工ξツターコレクク間飽和電
圧Ｖ、。（３□）以上に上昇しない。すなわちＩ）ｎｐ
）ランジスタ（６７）が無い場合、Ｖ６は電源電圧Ｖ
ｃｃに近付くが、ｐｎｐ）ランジスタ（６７〉がある場
合、ＶＧはＶ ＥＣ（ｓａｔｌ が上限となる。
第２ 図＋８＋はｐｎｐ）ランジスタ（６７）の有無に
よるＶ６の時間経過の比較図である。第２図（ａ）にお
いて、横軸は時間、縦軸は■、に採られている。
よるＶ６の時間経過の比較図である。第２図（ａ）にお
いて、横軸は時間、縦軸は■、に採られている。
また第２図（ｂｌはｐｎｐ）ランジスタ（６７）の有無
による出力信号電圧Ｖ。の時間経過の比較図である。
による出力信号電圧Ｖ。の時間経過の比較図である。
第２図ｆｂ）においては横軸は時間、縦軸はｖｏに採ら
れている。第２図（ａ）、第２図（ｂｌは時間軸の原点
を一致させて描かれている。第２図ｆａｌにおいて、上
記ｐｎｐ）ランジスタ（６７）の無い場合の第３ｎＭＯ
３Ｔ（６Ｂ）（７）ゲート電圧Ｖｃが点線（すなわちＶ
６□６□〉で、またｐｎｐ トランジスタ（６７）があ
る場合のＶ、が実線（すなわちＶＧＩ曲線）で示されて
いる。第２図においてｔ、は信号入力端子（７）の入力
電圧がしきい値電圧Ｖ、より大きくなる時刻、ｔ２は逆
に信号入力端子（７）の入力電圧がしきい値電圧Ｖ３よ
り小さくなる時刻、ｔＸは第３ｎ −Ｍ ＯＳ Ｔ（６
８）のゲート電圧Ｖ、がＶｔｃ（ｓａｔｌになった時刻
である。
れている。第２図（ａ）、第２図（ｂｌは時間軸の原点
を一致させて描かれている。第２図ｆａｌにおいて、上
記ｐｎｐ）ランジスタ（６７）の無い場合の第３ｎＭＯ
３Ｔ（６Ｂ）（７）ゲート電圧Ｖｃが点線（すなわちＶ
６□６□〉で、またｐｎｐ トランジスタ（６７）があ
る場合のＶ、が実線（すなわちＶＧＩ曲線）で示されて
いる。第２図においてｔ、は信号入力端子（７）の入力
電圧がしきい値電圧Ｖ、より大きくなる時刻、ｔ２は逆
に信号入力端子（７）の入力電圧がしきい値電圧Ｖ３よ
り小さくなる時刻、ｔＸは第３ｎ −Ｍ ＯＳ Ｔ（６
８）のゲート電圧Ｖ、がＶｔｃ（ｓａｔｌになった時刻
である。
いまｔｌ ＝０とおくと、ｔｌからｔ２までの■。
の変化は、第３ ｎ−ＭＯＳ Ｔ（６８）のゲート−ソ
ース間の寄生容量（６９）の値をＣＧＳ、１＝０のとき
、■、＝０、ｔ−ＣＣで■。＝Ｖｃｃとしたとき第７式
％式％ （７） （但し、αは正の定数） ■Ｇ−０からＶ、−ＶＴＩ＋となるまでの時間Δｔはｐ
ｎｐ）ランジスタ（６７）の有無に関わらず第８式で示
される。
ース間の寄生容量（６９）の値をＣＧＳ、１＝０のとき
、■、＝０、ｔ−ＣＣで■。＝Ｖｃｃとしたとき第７式
％式％ （７） （但し、αは正の定数） ■Ｇ−０からＶ、−ＶＴＩ＋となるまでの時間Δｔはｐ
ｎｐ）ランジスタ（６７）の有無に関わらず第８式で示
される。
Ｖ ｃｃ
次に第３ ｎ−ＭＯＳ Ｔ（６Ｂ）のゲート電圧がｔ−
〇の初期値Ｖ６゜から減少する様子は第９式で示される
。
〇の初期値Ｖ６゜から減少する様子は第９式で示される
。
（但し、βは正の定数）
第９式は第２図ｉａ）において、ｔ２の時刻でｔ＝０と
した式になっている。
した式になっている。
第９式においてＶＧ −ＶＧＯから減少しはじめて、ｖ
ｃ＝ＶｔＨに達するまでの時間Δｔ２は第１０式％式％ 第１０式からｐｎｐ）ランジスタ（６７）がある場合、
初期値はＶ Ｇ ＝Ｖ ＥＣ（ａｍいで、上記初期値Ｖ
ＥＣｃｓａｔ＋ からＶＴＨに減少するまでの時間Δｔ
ｚ＋は第１１式で示される。
ｃ＝ＶｔＨに達するまでの時間Δｔ２は第１０式％式％ 第１０式からｐｎｐ）ランジスタ（６７）がある場合、
初期値はＶ Ｇ ＝Ｖ ＥＣ（ａｍいで、上記初期値Ｖ
ＥＣｃｓａｔ＋ からＶＴＨに減少するまでの時間Δｔ
ｚ＋は第１１式で示される。
ＴＭ
ＶＥＣ（ｓｍｔｌ
ｐｎｐトランジスタ（６７）が無い場合、初期値はＶＧ
−Ｖｃｃで、上記初期値Ｖ ｃｃからＶＴＩＩに減少す
るまでの時間Δｔｉｔは第１２式で示される。
−Ｖｃｃで、上記初期値Ｖ ｃｃからＶＴＩＩに減少す
るまでの時間Δｔｉｔは第１２式で示される。
ｃｃ
第１１式、第１２式で与えられたΔｔ２１およびΔｔ２
□の大小関係はＶＴＩＩ＜ＶＥＣｌ、、〈ｖＣｃの関係
があるので第１３式で示される。
□の大小関係はＶＴＩＩ＜ＶＥＣｌ、、〈ｖＣｃの関係
があるので第１３式で示される。
Δｔ２１＜Δｔ２□ α濁よっ
て、ｐｎｌ））ランジスタ（６７〉をこの発明における
ように接続することにより、応答性がΔｔ２□Δｔｚ＋
だけ改善される。
て、ｐｎｌ））ランジスタ（６７〉をこの発明における
ように接続することにより、応答性がΔｔ２□Δｔｚ＋
だけ改善される。
また上記の実施例では、マイクロコンピュータの電圧検
出回路について示したが、他の低電流消費で動作するＭ
Ｏ３Ｔ出力回路を備えた回路などであってもよく、上記
実施例と同様の効果を奏する。
出回路について示したが、他の低電流消費で動作するＭ
Ｏ３Ｔ出力回路を備えた回路などであってもよく、上記
実施例と同様の効果を奏する。
以上のように、この発明によれば定電流源の出力電位を
第１電位点電位または第２電位点電位に切り替える電界
効果トランジスタのドレイン電流によりバイポーラトラ
ンジスタを制御すると共に、上記電界効果トランジスタ
の制御端子の余剰電荷を上記バイポーラトランジスタを
経由して第２電位点に移動させるように構成したので、
電圧検出回路の消費電流が微小になった場合でも電圧検
出回路を応答性よく動作させ得るという効果がある。
第１電位点電位または第２電位点電位に切り替える電界
効果トランジスタのドレイン電流によりバイポーラトラ
ンジスタを制御すると共に、上記電界効果トランジスタ
の制御端子の余剰電荷を上記バイポーラトランジスタを
経由して第２電位点に移動させるように構成したので、
電圧検出回路の消費電流が微小になった場合でも電圧検
出回路を応答性よく動作させ得るという効果がある。
第１図はこの発明の一実施例による電圧検出回路の回路
図、第２図＋ａ）はｐｎｐトランジスタの有無によるゲ
ート電圧の時間経過を比較する図、第２囲い）はｐｎｐ
）ランジスタの有無による出力信号電圧の時間経過を比
較する図、第３図は従来技術による電圧検出回路の回路
図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負荷
、Ｑｌは第２電位点、０υは第２負荷、α９は定電流源
、α匂は信号出力端子、（３０）または（４０）は第１
カレントごラー回路、（４０）または（３０）は第２カ
レントミラー回路、（５０）は第３カレントξラ−回路
、（６７）はバイポーラトランジスタ、（６８）は電界
効果トランジスタを示す。 なお、各図中、同一符号は同一、又は相当部分を示す。
図、第２図＋ａ）はｐｎｐトランジスタの有無によるゲ
ート電圧の時間経過を比較する図、第２囲い）はｐｎｐ
）ランジスタの有無による出力信号電圧の時間経過を比
較する図、第３図は従来技術による電圧検出回路の回路
図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負荷
、Ｑｌは第２電位点、０υは第２負荷、α９は定電流源
、α匂は信号出力端子、（３０）または（４０）は第１
カレントごラー回路、（４０）または（３０）は第２カ
レントミラー回路、（５０）は第３カレントξラ−回路
、（６７）はバイポーラトランジスタ、（６８）は電界
効果トランジスタを示す。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 第１電位点に接続された第１および第２カレントミラー
回路、 上記第１および第２カレントミラー回路のそれぞれの入
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタ、 上記第１および第２トランジスタの出力端子の接続点と
第２電位点との間に設けられた第２負荷、上記第１カレ
ントミラー回路の出力段の電流を入力とする第３カレン
トミラー回路、 上記第１電位点に接続された定電流源の出力電位に応じ
て信号を出力する信号出力端子、上記第３カレントミラ
ー回路の出力段の電流と、上記第２カレントミラー回路
の出力段の電流との差が制御端子に注入されることによ
り、上記定電流源の出力電位を第１電位点電位または第
２電位点電位に切り換える電界効果トランジスタ、およ
び上記電界効果トランジスタのドレイン電流により制御
され、上記電界効果トランジスタの制御端子の余剰電荷
を上記第２電位点に移動させるバイポーラトランジスタ
、を備えた電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203159A JPH0821836B2 (ja) | 1989-08-04 | 1989-08-04 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203159A JPH0821836B2 (ja) | 1989-08-04 | 1989-08-04 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366219A true JPH0366219A (ja) | 1991-03-20 |
| JPH0821836B2 JPH0821836B2 (ja) | 1996-03-04 |
Family
ID=16469414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203159A Expired - Fee Related JPH0821836B2 (ja) | 1989-08-04 | 1989-08-04 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821836B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767450B1 (ko) * | 2007-03-08 | 2007-10-17 | 박강수 | 스팀조리기 |
-
1989
- 1989-08-04 JP JP1203159A patent/JPH0821836B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767450B1 (ko) * | 2007-03-08 | 2007-10-17 | 박강수 | 스팀조리기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821836B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
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