JPH0366218A - 電圧検出回路 - Google Patents
電圧検出回路Info
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- JPH0366218A JPH0366218A JP1203093A JP20309389A JPH0366218A JP H0366218 A JPH0366218 A JP H0366218A JP 1203093 A JP1203093 A JP 1203093A JP 20309389 A JP20309389 A JP 20309389A JP H0366218 A JPH0366218 A JP H0366218A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えばマイクロコンピュータに入力される電
圧の変動を検知するための電圧検出回路に関するもので
ある。
圧の変動を検知するための電圧検出回路に関するもので
ある。
第３図は例えば特開昭６１−２７６４１３号公報に示さ
れた従来のこの種の電圧検出回路である。
れた従来のこの種の電圧検出回路である。
第３図において、第１マルチコレクタｐｎｐトランジス
タ（１）は工藁ツタが、電圧＋ＶＣＣの電源（２）に接
続された高電位点（３）に、第２コレクク（１ｂ）とベ
ースとが第１ｎｐｎ）ランジスタ（４）のコレクタに、
それぞれ接続されている。第２マルチコレクタｐｎｐ
）ランジスタ（５）はエミツタが高電位点（３）に、第
２コレクタ（５ｂ）とベースとが第２ｎｐｎトランジス
タ（６）のコレクタに、それぞれ接続されている。第１
マルチコレクタｌ１）ｎｌｌ）トランジスタ（１）と第
２マルチコレクタｐｎｐトランジスタ（５）はこの結線
では、それぞれ第１カレントミラー回路（３０）および
第２カレントミラー回路（４０）を構成していて、その
カレントミラー比は共に１：１である。
タ（１）は工藁ツタが、電圧＋ＶＣＣの電源（２）に接
続された高電位点（３）に、第２コレクク（１ｂ）とベ
ースとが第１ｎｐｎ）ランジスタ（４）のコレクタに、
それぞれ接続されている。第２マルチコレクタｐｎｐ
）ランジスタ（５）はエミツタが高電位点（３）に、第
２コレクタ（５ｂ）とベースとが第２ｎｐｎトランジス
タ（６）のコレクタに、それぞれ接続されている。第１
マルチコレクタｌ１）ｎｌｌ）トランジスタ（１）と第
２マルチコレクタｐｎｐトランジスタ（５）はこの結線
では、それぞれ第１カレントミラー回路（３０）および
第２カレントミラー回路（４０）を構成していて、その
カレントミラー比は共に１：１である。
第１ｎｐｎ）ランジスタ（４）と第２ｎｐｎ ）ランジ
スタ（６）のエミツタ面積比は１：ｎであり、ベースは
共に信号入力端子（７）に接続されている。第２ｎｐｎ
）ランジスタ（６）のエミツタは第１負荷（８）を介し
て第１接続点（９）と、そして第１ｎｐｎ）ランジスタ
（４）のエミツタは直接に第１接続点（９）とそれぞれ
接続されている。また第２負荷α０）と第３負荷ａＤが
第２接続点（２）で直列に接続され、第１接続点（９）
と低電位点である接地線０３）との間に配置されている
。第１マルチコレクタｐｎｐｌ−ランジスタ（１）の第
１コレクタ（１ａ）は第３接続点００と接続されている
。第２マルチコレクタｐｎｐトランジスタ（５）の第１
コレクタ（５ａ）は第４ｎｐｎ）ランジスタ０つのコレ
クタに接続されている。また、第４ｎｐｎ ）ランジス
タロつはベースとコレクタとが接続されている。第３
ｎ ｐ ｎ ）ランジスタロ荀のコレクタは第３接続点
αＯと、また第３ｎｐｎｌ−ランジスタα０のベースは
第４ｎｐｎ ）ランジスタＱ５１のベースとそれぞれ接
続されており、第３ｎｐｎ）ランジスタαＯおよび第４
ｎｐｎ）ランジスタロつのエミツタはともに接地線α濁
に接続されている。第３ｎｐｎ トランジスタ０荀と第
４ｎｐｎ ）ランジスタロつは第３カレントξラー回路
（５０）を構成していて、そのカレントミラー比は１：
１である。さらに、高電位点（３）と接地線α濁との間
に定電流源αＤと第５ｎｐｎトランジスタａ匂が直列に
接続されていて、定電流源αＤと第５ｎｐｎトランジス
タα印のコレクタは第４接続点αので接続されている。
スタ（６）のエミツタ面積比は１：ｎであり、ベースは
共に信号入力端子（７）に接続されている。第２ｎｐｎ
）ランジスタ（６）のエミツタは第１負荷（８）を介し
て第１接続点（９）と、そして第１ｎｐｎ）ランジスタ
（４）のエミツタは直接に第１接続点（９）とそれぞれ
接続されている。また第２負荷α０）と第３負荷ａＤが
第２接続点（２）で直列に接続され、第１接続点（９）
と低電位点である接地線０３）との間に配置されている
。第１マルチコレクタｐｎｐｌ−ランジスタ（１）の第
１コレクタ（１ａ）は第３接続点００と接続されている
。第２マルチコレクタｐｎｐトランジスタ（５）の第１
コレクタ（５ａ）は第４ｎｐｎ）ランジスタ０つのコレ
クタに接続されている。また、第４ｎｐｎ ）ランジス
タロつはベースとコレクタとが接続されている。第３
ｎ ｐ ｎ ）ランジスタロ荀のコレクタは第３接続点
αＯと、また第３ｎｐｎｌ−ランジスタα０のベースは
第４ｎｐｎ ）ランジスタＱ５１のベースとそれぞれ接
続されており、第３ｎｐｎ）ランジスタαＯおよび第４
ｎｐｎ）ランジスタロつのエミツタはともに接地線α濁
に接続されている。第３ｎｐｎ トランジスタ０荀と第
４ｎｐｎ ）ランジスタロつは第３カレントξラー回路
（５０）を構成していて、そのカレントミラー比は１：
１である。さらに、高電位点（３）と接地線α濁との間
に定電流源αＤと第５ｎｐｎトランジスタａ匂が直列に
接続されていて、定電流源αＤと第５ｎｐｎトランジス
タα印のコレクタは第４接続点αので接続されている。
第４接続点０のは、第５ｎｐｎトランジスタｅωとベー
スを共通にされた第３マルチコレクタｐｎｐ）ランジス
タ（２１）のエミツタと接続され、さらに第５ｎｐｎト
ランジスタｒ２φのコレクタを介して信号出力端子（２
２）に接続されている。第３マルチコレクタＩ） ｎ
ｐ’ ）ランジスタ（２１）の第１コレクタ（２１ａ）
は第２接続点（２）に、第２コレクタ（２１ｂ）
は第６ｎｐｎｌ−ランジスタＩ２ノと第３マルチコレ
クタ１）ｎｌ））ランジスタ（２１）との共通ベースに
、また第５ｎｐｎ）ランジスタＱＯのエミツタは接地線
α濁にそれぞれ接続されている。
スを共通にされた第３マルチコレクタｐｎｐ）ランジス
タ（２１）のエミツタと接続され、さらに第５ｎｐｎト
ランジスタｒ２φのコレクタを介して信号出力端子（２
２）に接続されている。第３マルチコレクタＩ） ｎ
ｐ’ ）ランジスタ（２１）の第１コレクタ（２１ａ）
は第２接続点（２）に、第２コレクタ（２１ｂ）
は第６ｎｐｎｌ−ランジスタＩ２ノと第３マルチコレ
クタ１）ｎｌ））ランジスタ（２１）との共通ベースに
、また第５ｎｐｎ）ランジスタＱＯのエミツタは接地線
α濁にそれぞれ接続されている。
次に動作について説明する。
信号入力端子（７）に入力される入力信号電圧ＶＩＮに
よって、第１ｎｐｎ）ランジスク（４）および第２ｎｐ
ｎトランジスタ（６）のそれぞれのコレクタ電流ＩＣ＋
およびＩＣＺが等しくなるとき、その入力信号電圧をし
きい値電圧とする。上記しきい値電圧Ｖ、は、ボルツマ
ン定数をｋ、電子電荷をｑ、絶対温度をＴ１第２ｎｐｎ
）ランジスタ（６）のヘースエくフタ間電圧をＶＢＥ
Ｚ、第１負荷（８）の抵抗をＲ１、第２負荷００）の抵
抗をＲ２、第３負荷Ｑｌｌの抵抗をＲ３とした場合、第
１式で与えられる。
よって、第１ｎｐｎ）ランジスク（４）および第２ｎｐ
ｎトランジスタ（６）のそれぞれのコレクタ電流ＩＣ＋
およびＩＣＺが等しくなるとき、その入力信号電圧をし
きい値電圧とする。上記しきい値電圧Ｖ、は、ボルツマ
ン定数をｋ、電子電荷をｑ、絶対温度をＴ１第２ｎｐｎ
）ランジスタ（６）のヘースエくフタ間電圧をＶＢＥ
Ｚ、第１負荷（８）の抵抗をＲ１、第２負荷００）の抵
抗をＲ２、第３負荷Ｑｌｌの抵抗をＲ３とした場合、第
１式で与えられる。
（ＲＩ＋２Ｒ２゜＞ ｋ Ｔ Ｌ”
＋１１ 但し、Ｒ２゜−Ｒｚ ＋Ｒ３ 第３図の回路構成において、第１カレントミラー回路（
３０）、第２カレントごラー回路（４０）および第３カ
レントξラー回路（５０）のカレントもラー比がそれぞ
れ１：１であるので、第１カレントξラー回路（３０）
の人力段の電流■。、と出力段の電流■１第２カレント
ξラー回路（４０）の入力段の電流ｒｃｚと出力段の電
流Ｉｚ、そして第３カレントξラー回路（５０）の入力
段の電流Ｉ２と出力段の電流■。３とは等しい値となる
。すなわち、第２式、第３式で示される。
＋１１ 但し、Ｒ２゜−Ｒｚ ＋Ｒ３ 第３図の回路構成において、第１カレントミラー回路（
３０）、第２カレントごラー回路（４０）および第３カ
レントξラー回路（５０）のカレントもラー比がそれぞ
れ１：１であるので、第１カレントξラー回路（３０）
の人力段の電流■。、と出力段の電流■１第２カレント
ξラー回路（４０）の入力段の電流ｒｃｚと出力段の電
流Ｉｚ、そして第３カレントξラー回路（５０）の入力
段の電流Ｉ２と出力段の電流■。３とは等しい値となる
。すなわち、第２式、第３式で示される。
Ｉｃ＋−Ｉ＋ −・−・（２）
ＩＣ！＝ １２ ＝ ＩＣ３（３１ 第５ｎｐｎ）ランジスタＱｌのベース電流■、は第１カ
レントミラー回路（３０）の１＋ と第３カレントミラ
ー回路（５０）の■。３との差となり第４式で示される
。
ＩＣ！＝ １２ ＝ ＩＣ３（３１ 第５ｎｐｎ）ランジスタＱｌのベース電流■、は第１カ
レントミラー回路（３０）の１＋ と第３カレントミラ
ー回路（５０）の■。３との差となり第４式で示される
。
１ Ｂ−１＋ Ｉ Ｃ３−−−−−−−−−−−−
−−（４１信号入力端子（７）の入力電圧■いが■、よ
りも低いときは、第１ ｎｐｎ ）ランジスタ（４）お
よび第２ｎｐｎ トランジスタ（６）のベースに入力電
圧が印力ｎされると、まず電荷は工ξソク面積が大きい
方のエミッタに流れ易いのでｔｃ＋〈Ｉｃｇとなり、第
２、値電圧■、は第５式で与えられるＶＳＩに変化する
。
−−（４１信号入力端子（７）の入力電圧■いが■、よ
りも低いときは、第１ ｎｐｎ ）ランジスタ（４）お
よび第２ｎｐｎ トランジスタ（６）のベースに入力電
圧が印力ｎされると、まず電荷は工ξソク面積が大きい
方のエミッタに流れ易いのでｔｃ＋〈Ｉｃｇとなり、第
２、値電圧■、は第５式で与えられるＶＳＩに変化する
。
ＶＩＮが上昇し■５．に等しくなったときは、ｒｃ＋−
１Ｃ２となり、第２、第３、第４式からＩ １１−０と
なる。このため、前述のＶＩＮ＜ＶＳの場合と同様に、
第５ｎｐｎ）ランジスタαのはＯＦＦ となり、ンジス
タ（２１）のエミッタに流れる。第３マルチコレクタｐ
ｎｐ）ランジスタ（２１）のエミッタからベースへの電
流の流れは順方向であるから、第６ｎｐｎ）ランジスタ
（２）のベースにも電流が与えられるので、第６ｎｐｎ
）ランジスタ（２）はＯＮとなり信号出力端子（２２）
の電位はほぼ接地電位である低電位レベル（以下′Ｌ″
レベルという）となる。
１Ｃ２となり、第２、第３、第４式からＩ １１−０と
なる。このため、前述のＶＩＮ＜ＶＳの場合と同様に、
第５ｎｐｎ）ランジスタαのはＯＦＦ となり、ンジス
タ（２１）のエミッタに流れる。第３マルチコレクタｐ
ｎｐ）ランジスタ（２１）のエミッタからベースへの電
流の流れは順方向であるから、第６ｎｐｎ）ランジスタ
（２）のベースにも電流が与えられるので、第６ｎｐｎ
）ランジスタ（２）はＯＮとなり信号出力端子（２２）
の電位はほぼ接地電位である低電位レベル（以下′Ｌ″
レベルという）となる。
このとき、第３マルチコレクタｐｎｐトランジスタ（２
１）の第１コレクタ（２１ａ）から電流ｒｃａが第３負
荷αＤに流れるため第１式で与えられるしきいＩｃ＋＞
Ｉｃｚとなる。これは第１ｎｐｎ）ランジスタ（４）の
ベースから第１接続点（９）までの電圧と第２ｎｐｎ）
ランジスク（６）のベースから第１接続点（９）までの
電圧とが等しいこと、また第１ｎｐｎ）ランジスタ（４
）のベースーエごソタ抵抗と第２ｎｐｎトランジスタ（
６）のベースーエくソタ抵抗とは、工くソタ面積の差異
はあるとは言え、通常は抵抗値にそれほど大きな差が無
いことから、第１負荷（８）が接続されている第２ｎｐ
ｎ）ランジスタ（６）を流れる電流が少なくなるからで
ある。その結果、第２、第３、第４式からＩｎ＞Ｏとな
る。従って、第５ｎｐｎトランジスタ０のはＯＮとなり
、定電流源ＯＤの電位はほぼ接地電位となり、第３マル
チコレクタｐｎｐ ｌ・ランジスタ（２１）の第１コレ
クタ（２１ａ）に充分電流が流れないのでＯＦＦ状態と
なり、第６ｎｐｎｌ−ランジスタ（２０も０ＩＩＦ と
なり、信号出力端子（２２）の電圧Ｖ。は高電位レベル
（以下■１”レベルという）となる。
１）の第１コレクタ（２１ａ）から電流ｒｃａが第３負
荷αＤに流れるため第１式で与えられるしきいＩｃ＋＞
Ｉｃｚとなる。これは第１ｎｐｎ）ランジスタ（４）の
ベースから第１接続点（９）までの電圧と第２ｎｐｎ）
ランジスク（６）のベースから第１接続点（９）までの
電圧とが等しいこと、また第１ｎｐｎ）ランジスタ（４
）のベースーエごソタ抵抗と第２ｎｐｎトランジスタ（
６）のベースーエくソタ抵抗とは、工くソタ面積の差異
はあるとは言え、通常は抵抗値にそれほど大きな差が無
いことから、第１負荷（８）が接続されている第２ｎｐ
ｎ）ランジスタ（６）を流れる電流が少なくなるからで
ある。その結果、第２、第３、第４式からＩｎ＞Ｏとな
る。従って、第５ｎｐｎトランジスタ０のはＯＮとなり
、定電流源ＯＤの電位はほぼ接地電位となり、第３マル
チコレクタｐｎｐ ｌ・ランジスタ（２１）の第１コレ
クタ（２１ａ）に充分電流が流れないのでＯＦＦ状態と
なり、第６ｎｐｎｌ−ランジスタ（２０も０ＩＩＦ と
なり、信号出力端子（２２）の電圧Ｖ。は高電位レベル
（以下■１”レベルという）となる。
このときＩＣ４は充分小さくなるので、しきい値電圧は
第５式で与えられるＶＳＩから第６式で与えら 偽れるｖｓ□に変化する。すなわち、 となる。このＶＳ２は初期のしきい値Ｖ３とほぼ等しい
値である。
第５式で与えられるＶＳＩから第６式で与えら 偽れるｖｓ□に変化する。すなわち、 となる。このＶＳ２は初期のしきい値Ｖ３とほぼ等しい
値である。
さて、次にＶＩＮが下降し始める場合、信号出力端子（
２２）の出力Ｖ。は”Ｈ″レベルあるので、しきい値電
圧は第６式で与えられるＶＳ２の状態にある。
２２）の出力Ｖ。は”Ｈ″レベルあるので、しきい値電
圧は第６式で与えられるＶＳ２の状態にある。
ＶＩＮが下降してＶＩＮ＝ＶＳＺになったとき、ＩＣＩ
”ＴＣＺとなるから第２式、第３式からＩＩ＝ＩＣ３と
なり、第４式から■、＝０となる。このため第５ｎｐｎ
）ランジスタαＯはＯＦＦ となり、定電流源０７）か
らの電流Ｉｏは第３マルチコレククｐｎｐ）ランジスタ
（２１〉のエミッタからベースにながれ、ベースを共通
にしている第６ｎｐｎ）ランジスタＩ２のにもベース電
流がながれ、第６ｎｐｎ トランジスタ（イ）はＯＮと
なり、信号出力端子（２２〉の電位■。
”ＴＣＺとなるから第２式、第３式からＩＩ＝ＩＣ３と
なり、第４式から■、＝０となる。このため第５ｎｐｎ
）ランジスタαＯはＯＦＦ となり、定電流源０７）か
らの電流Ｉｏは第３マルチコレククｐｎｐ）ランジスタ
（２１〉のエミッタからベースにながれ、ベースを共通
にしている第６ｎｐｎ）ランジスタＩ２のにもベース電
流がながれ、第６ｎｐｎ トランジスタ（イ）はＯＮと
なり、信号出力端子（２２〉の電位■。
はほぼ接地電位である″Ｌ″レベルとなる。この過程に
おいて、Ｉｃａは第３負荷０υに流れるため、先に説明
したごと（、しきい値電圧は第５式で示されるＶ３１に
再び上昇する。
おいて、Ｉｃａは第３負荷０υに流れるため、先に説明
したごと（、しきい値電圧は第５式で示されるＶ３１に
再び上昇する。
第４図は以上に説明した従来の技術によりヒステリシス
を付与された電圧検出回路の、入力電圧の上昇下降に対
する出力電圧の変化を示す図である。
を付与された電圧検出回路の、入力電圧の上昇下降に対
する出力電圧の変化を示す図である。
第４図において、実線の矢印は入力信号電圧Ｖが上昇し
てゆく場合の、出力信号電圧Ｖ。の変化〔発明が解決し
ようとする課題〕 従来の電圧検出回路は以上のように構成されていたので
、検出回路の消費電力を低減するに際して、回路の多枝
を流れる電流が微小電流になったとき、回路に使用され
ているバイポーラトランジスタの電流増幅率ｈ□が低下
するため、電流増幅をおこなう際の、ベース電流の影響
が大きくなり、この結果、カレントミラー回路の出力電
流のバランスが取られ難くなりオフセントが発生して、
同じ入力電圧に対してもＩＢが変動し、第５ｎｐｎトラ
ンジスタのＯＮ、 ＯＦＦが一定せず、電圧検出の精度
低下が生じると共に、出力に精度よくヒステリシスを生
じさせられないという課題があった。
てゆく場合の、出力信号電圧Ｖ。の変化〔発明が解決し
ようとする課題〕 従来の電圧検出回路は以上のように構成されていたので
、検出回路の消費電力を低減するに際して、回路の多枝
を流れる電流が微小電流になったとき、回路に使用され
ているバイポーラトランジスタの電流増幅率ｈ□が低下
するため、電流増幅をおこなう際の、ベース電流の影響
が大きくなり、この結果、カレントミラー回路の出力電
流のバランスが取られ難くなりオフセントが発生して、
同じ入力電圧に対してもＩＢが変動し、第５ｎｐｎトラ
ンジスタのＯＮ、 ＯＦＦが一定せず、電圧検出の精度
低下が生じると共に、出力に精度よくヒステリシスを生
じさせられないという課題があった。
この発明は上記のような課題を解決するためになされた
もので、バイポーラトランジスタ構成からＭＯ３型電界
効果トランジスタ（以下ＭＯ３Ｔという）構成に換えら
れた低消費電流の電圧検出回路において、入力信号の変
化に際して出力に精度のよいヒステリシスを生じさせる
ことができる電圧検出回路を得ることを目的としている
。
もので、バイポーラトランジスタ構成からＭＯ３型電界
効果トランジスタ（以下ＭＯ３Ｔという）構成に換えら
れた低消費電流の電圧検出回路において、入力信号の変
化に際して出力に精度のよいヒステリシスを生じさせる
ことができる電圧検出回路を得ることを目的としている
。
この発明に係わる電圧検出回路は、第１電位点に接続さ
れた第１および第２カレントミラー回路のそれぞれの人
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタを
設け、第１カレントξラー回路の出力段の電流を入力と
する第３カレント短ラー回路の出力段の電流と、第２カ
レントミラー回路の出力段の電流との差を第１の電界効
果トランジスタの制御端子に注入することして設けられ
た信号出力端子に信号を出力すると共に、上記第１およ
び第２トランジスタの出力端子の接続点からの電流が二
つ以上に分流するように負荷を配置し、上記負荷の少な
くとも一つと第２の電界効果トランジスタとを直列に接
続し、上記インバータ回路の出力により上記第２の電界
効果トランジスタを制御したものである。
れた第１および第２カレントミラー回路のそれぞれの人
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタを
設け、第１カレントξラー回路の出力段の電流を入力と
する第３カレント短ラー回路の出力段の電流と、第２カ
レントミラー回路の出力段の電流との差を第１の電界効
果トランジスタの制御端子に注入することして設けられ
た信号出力端子に信号を出力すると共に、上記第１およ
び第２トランジスタの出力端子の接続点からの電流が二
つ以上に分流するように負荷を配置し、上記負荷の少な
くとも一つと第２の電界効果トランジスタとを直列に接
続し、上記インバータ回路の出力により上記第２の電界
効果トランジスタを制御したものである。
この発明に係わる電圧検出回路においては、定電流源の
出力電圧のレベルに変化を生じさせるためのしきい値電
圧を規定する負荷の抵抗値が、インバータ回路の出力レ
ベルにより制御される第２ベルになると、上記しきい値
電圧が低くなるように、また出力が“Ｌ”レベルになる
と、上記しきい値電圧が高くなるように設定されている
。そのため入力電圧の上昇に際しては高いしきい値電圧
となり、下降に際しては低いしきい値電圧となるため、
出力レベルの変化が起きる電圧にヒステリシスが発生す
る。
出力電圧のレベルに変化を生じさせるためのしきい値電
圧を規定する負荷の抵抗値が、インバータ回路の出力レ
ベルにより制御される第２ベルになると、上記しきい値
電圧が低くなるように、また出力が“Ｌ”レベルになる
と、上記しきい値電圧が高くなるように設定されている
。そのため入力電圧の上昇に際しては高いしきい値電圧
となり、下降に際しては低いしきい値電圧となるため、
出力レベルの変化が起きる電圧にヒステリシスが発生す
る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による電圧検出回路の回路
図である。この実施例は第１カレント藁ラー回路（３０
〉および第２カレントξラー回路（４０）を例えばｐチ
ャンネルＭＯ３Ｔ （以下、ｐ−ＭＯ３Ｔという）で、
また第３カレントミラー回路（５０）を例えばｎチャン
ネルＭＯ３Ｔ （以下、ｎチャンネルＭＯ３Ｔをｎ−Ｍ
Ｏ３Ｔという）で構成された例である。
図である。この実施例は第１カレント藁ラー回路（３０
〉および第２カレントξラー回路（４０）を例えばｐチ
ャンネルＭＯ３Ｔ （以下、ｐ−ＭＯ３Ｔという）で、
また第３カレントミラー回路（５０）を例えばｎチャン
ネルＭＯ３Ｔ （以下、ｎチャンネルＭＯ３Ｔをｎ−Ｍ
Ｏ３Ｔという）で構成された例である。
第１図において、第１ ｐ−ＭＯ３Ｔ （６１）および
第２ ｐ−ＭＯ５Ｔ（６２）で構成された第１カレント
ミラー回路（３０）の入力段（３１）は、電源（２）に
接続されている第１電位点、ここでは高電位点（３）と
第１トランジスタである第１ｎｐｎ）ランジスタ（４）
のコレクタとの間に配置されている。上記第１カと接続
されている。
第２ ｐ−ＭＯ５Ｔ（６２）で構成された第１カレント
ミラー回路（３０）の入力段（３１）は、電源（２）に
接続されている第１電位点、ここでは高電位点（３）と
第１トランジスタである第１ｎｐｎ）ランジスタ（４）
のコレクタとの間に配置されている。上記第１カと接続
されている。
また、第３ ｐ −ＭＯＳ Ｔ（６３）および第４ｐ−
ＭＯＳ Ｔ （６４）で構成された第２カレントミラー
回路（４０）の入力段（４１）も高電位点（３）と第２
トランジスタである第２ｎｐｎ）ランジスタ（６）のコ
レクタとの間に配置きれている。また上記第２カレント
累ラー回路（４０）の出力段（４２）は高電位点（３）
と第２ｎＭ ＯＳ Ｔ （６６）のドレインとの間に配
置されている。
ＭＯＳ Ｔ （６４）で構成された第２カレントミラー
回路（４０）の入力段（４１）も高電位点（３）と第２
トランジスタである第２ｎｐｎ）ランジスタ（６）のコ
レクタとの間に配置きれている。また上記第２カレント
累ラー回路（４０）の出力段（４２）は高電位点（３）
と第２ｎＭ ＯＳ Ｔ （６６）のドレインとの間に配
置されている。
上記第１ ｎｐｎ トランジスタ（４）と第２ｎｐｎト
ランジスタ（６）の工くンタ面積比は１：ｎ（この例で
はｎ〉１〉であり、ベースは共に信号入力端子（７）に
接続されている。
ランジスタ（６）の工くンタ面積比は１：ｎ（この例で
はｎ〉１〉であり、ベースは共に信号入力端子（７）に
接続されている。
上記第２ｎｐｎ）ランジスタ（６）のエミツタは第１負
荷（８）を介して第１接続点（９）と、そして上記第１
ｎｐｎ ）ランジスタ（４）のエミツタは直接に上記
第１接続点（９）とそれぞれ接続されている。第１接続
点（９）には、第２負荷００）、が接続され、第２負荷
αψを流れる電流が分流するように負荷（６７ａ）およ
び負荷（６７ｂ）が接続されている。さらに負荷（６７
ａ）は直接に、また負荷（６７ｂ）は第２の電界効果ト
ランジスタ、この実施例では第３ｎ−ＭＯ３Ｔ（６８）
を介して接地線α刃に接続されている。第１ｎ−ＭＯＳ
Ｔ （６５）と第２ｎ−ＭＯ３Ｔ（６６）のゲートは
互いに接続され、更に、上記第２ ｎ−ＭＯＳ Ｔ（６
６）のドレインとも接続され、第３カレントεラー回路
（５０）が構成されていて、そのカレントミラー比は１
：１である。また第３カレントミラー回路（５０）は接
地線α濁に接続されている。
荷（８）を介して第１接続点（９）と、そして上記第１
ｎｐｎ ）ランジスタ（４）のエミツタは直接に上記
第１接続点（９）とそれぞれ接続されている。第１接続
点（９）には、第２負荷００）、が接続され、第２負荷
αψを流れる電流が分流するように負荷（６７ａ）およ
び負荷（６７ｂ）が接続されている。さらに負荷（６７
ａ）は直接に、また負荷（６７ｂ）は第２の電界効果ト
ランジスタ、この実施例では第３ｎ−ＭＯ３Ｔ（６８）
を介して接地線α刃に接続されている。第１ｎ−ＭＯＳ
Ｔ （６５）と第２ｎ−ＭＯ３Ｔ（６６）のゲートは
互いに接続され、更に、上記第２ ｎ−ＭＯＳ Ｔ（６
６）のドレインとも接続され、第３カレントεラー回路
（５０）が構成されていて、そのカレントミラー比は１
：１である。また第３カレントミラー回路（５０）は接
地線α濁に接続されている。
更に、高電位点（３）は定電流源αＤを介して第３接続
点αのに接続され、上記第３接続点ａ■の一端はインバ
ータ回路（６９）を介して信号出力端子（２２）に接続
されている。上記第３接続点α匂の他の一端と接地線α
論との間に第１の電界効果トランジスタ、この実施例で
は第４ ｎ−ＭＯＳ Ｔ（ＴＯ）が接続されている。更
に第４ ｎ−ＭＯＳ Ｔ（７０）のゲートは第２接続点
（２）と接続されている。また上記インパーク回路（６
９）の出力点は第３ｎ−ＭＯ３Ｔ（６Ｂ）のグーと トを接続されている。
点αのに接続され、上記第３接続点ａ■の一端はインバ
ータ回路（６９）を介して信号出力端子（２２）に接続
されている。上記第３接続点α匂の他の一端と接地線α
論との間に第１の電界効果トランジスタ、この実施例で
は第４ ｎ−ＭＯＳ Ｔ（ＴＯ）が接続されている。更
に第４ ｎ−ＭＯＳ Ｔ（７０）のゲートは第２接続点
（２）と接続されている。また上記インパーク回路（６
９）の出力点は第３ｎ−ＭＯ３Ｔ（６Ｂ）のグーと トを接続されている。
次に、動作について説明する。
まず、初期状態として、インパーク回路（６９〉の出力
が“Ｌ”レベルの状態であると考えると、ゲート電圧が
与えられないため、第３ｎ−ＭＯ３Ｔ（６８）はＯＦＦ
となる。このとき、しきい値Ｖｓｕは、弐で与えられ
る。
が“Ｌ”レベルの状態であると考えると、ゲート電圧が
与えられないため、第３ｎ−ＭＯ３Ｔ（６８）はＯＦＦ
となる。このとき、しきい値Ｖｓｕは、弐で与えられ
る。
・−−−−−・ −一−＋７）
但し、Ｒ３０＝Ｒ２＋Ｒ４
第１図の回路構成において、第１カレントミラー回路（
３０）、第２カレントミラー回路（４０）および第３カ
レントミラー回路（５０）のカレントミラー比がｌ：１
であるので、第１カレントミラー回路（３０）の入力段
の電流ＩＣＩと出力段の電流工０、第２カレント果ラー
回路（４０）の入力段の電流ＩＣ２と出力段の電流Ｉ２
、そして第３カレントξラー回路（５０）の人力段の電
流Ｉ２と出力段の電流ＬＤ３とは等しい値となる。すな
わち、先に示した第２式と、そして第８式で示される。
３０）、第２カレントミラー回路（４０）および第３カ
レントミラー回路（５０）のカレントミラー比がｌ：１
であるので、第１カレントミラー回路（３０）の入力段
の電流ＩＣＩと出力段の電流工０、第２カレント果ラー
回路（４０）の入力段の電流ＩＣ２と出力段の電流Ｉ２
、そして第３カレントξラー回路（５０）の人力段の電
流Ｉ２と出力段の電流ＬＤ３とは等しい値となる。すな
わち、先に示した第２式と、そして第８式で示される。
Ｉ ＣＥ ＝ Ｉ ｚ ＝ ７１１３ −−−
−−−−−−−−−−− （Ｒ１信号入力端子（７）の
入力電圧ＶＩＮがＶ、よりも低いときは従来の技術で説
明したようにＩ。、＜Ｉｃｚとなり、第２式、第８式の
関係があるためｌ、＜ＩＤ３となる必要が生じ、第４ｎ
−ＭＯ３Ｔ（７０）のゲート電極から電荷が抜かれてし
まう。このため上記第４ｎ−ＭＯ３Ｔ（７０）のゲート
電圧は生しないので、第４ ｎ −Ｍ ＯＳ Ｔ （７
０）はＯＦＦとなり、定電流源の出力電圧はほぼ電源電
圧Ｖｃｃとなり、インバータ回路（６９）に“Ｈ”レベ
ルが人力され、インバータ回路（６９）の出力点から“
Ｌ″レベル出力される。この結果第３ ｎ−ＭＯＳ Ｔ
（６８）はゲート電圧が与えられないためＯＦＦ とな
る。従ってこの状態では、しきい値電圧はＶ９Ｈのまま
である。
−−−−−−−−−−− （Ｒ１信号入力端子（７）の
入力電圧ＶＩＮがＶ、よりも低いときは従来の技術で説
明したようにＩ。、＜Ｉｃｚとなり、第２式、第８式の
関係があるためｌ、＜ＩＤ３となる必要が生じ、第４ｎ
−ＭＯ３Ｔ（７０）のゲート電極から電荷が抜かれてし
まう。このため上記第４ｎ−ＭＯ３Ｔ（７０）のゲート
電圧は生しないので、第４ ｎ −Ｍ ＯＳ Ｔ （７
０）はＯＦＦとなり、定電流源の出力電圧はほぼ電源電
圧Ｖｃｃとなり、インバータ回路（６９）に“Ｈ”レベ
ルが人力され、インバータ回路（６９）の出力点から“
Ｌ″レベル出力される。この結果第３ ｎ−ＭＯＳ Ｔ
（６８）はゲート電圧が与えられないためＯＦＦ とな
る。従ってこの状態では、しきい値電圧はＶ９Ｈのまま
である。
ＶＩＮが上昇して、ＶいがＶＳｌｌに等しくなったとき
はＩｃ＋＝Ｉｃｚとなり、第２式、第８弐から１１”Ｉ
Ｄ３となる。このとき第４ ｎ −Ｍ ＯＳ Ｔ（７０
）のゲート電極には十分な電圧が与えられないので第４
ｎ−ＭＯ３Ｔ（７０）はＯＦＦ となり、前記ＶＩＮ＜
ｖｓｎの場合と同様にインバータ回路（６９）の出力点
から“Ｌ”レベルが出力される。このときも、しきい値
電圧は第７式で示されるＶＳｌｌである。
はＩｃ＋＝Ｉｃｚとなり、第２式、第８弐から１１”Ｉ
Ｄ３となる。このとき第４ ｎ −Ｍ ＯＳ Ｔ（７０
）のゲート電極には十分な電圧が与えられないので第４
ｎ−ＭＯ３Ｔ（７０）はＯＦＦ となり、前記ＶＩＮ＜
ｖｓｎの場合と同様にインバータ回路（６９）の出力点
から“Ｌ”レベルが出力される。このときも、しきい値
電圧は第７式で示されるＶＳｌｌである。
ＶＩＮが更に上昇して、ＶＩＮがＶＳｌｌより高くなっ
たときは、ＩＣＩ＞ＩＣ２となり、第２式、第８式から
ｔ＋＞Ｉｎ３となる。従って、過剰電流は第４ｎＭ Ｏ
Ｓ Ｔ （７０）のゲート電極とソース電極とで構成さ
れる容量の蓄積電流として流れこむ。
たときは、ＩＣＩ＞ＩＣ２となり、第２式、第８式から
ｔ＋＞Ｉｎ３となる。従って、過剰電流は第４ｎＭ Ｏ
Ｓ Ｔ （７０）のゲート電極とソース電極とで構成さ
れる容量の蓄積電流として流れこむ。
この結果、第４ ｎ−ＭＯＳ Ｔ（７０）のゲート電圧
が動作電圧ＶＴＨに達すると第４ｎ−ＭＯ３Ｔ（Ｔｏ）
はＯＮとなり、定電流源αＤの出力電位はほぼ接地電位
となり、インバータ回路（６９）に“Ｌ”レベルが入力
され、インバータ回路（６９）の出力点から“Ｈ”レベ
ルが出力される。この結果第３ｎ−ＭＯ３Ｔ （６Ｂ）
はゲート電圧が与えられＯＮとなる。このときの負荷（
６７ｂ）の抵抗をＲ５、第３ｎ−ＭＯ３Ｔ （６８）の
ＯＮ抵抗をｒとすると、第１接続点（９）から接地線α
濁までの抵抗Ｒ３Ｉは第９式で示される。
が動作電圧ＶＴＨに達すると第４ｎ−ＭＯ３Ｔ（Ｔｏ）
はＯＮとなり、定電流源αＤの出力電位はほぼ接地電位
となり、インバータ回路（６９）に“Ｌ”レベルが入力
され、インバータ回路（６９）の出力点から“Ｈ”レベ
ルが出力される。この結果第３ｎ−ＭＯ３Ｔ （６Ｂ）
はゲート電圧が与えられＯＮとなる。このときの負荷（
６７ｂ）の抵抗をＲ５、第３ｎ−ＭＯ３Ｔ （６８）の
ＯＮ抵抗をｒとすると、第１接続点（９）から接地線α
濁までの抵抗Ｒ３Ｉは第９式で示される。
グ
Ｒ３１”’Ｒ２＋Ｒ４〆Ｉ （Ｒｓ ＋ ｒ ） −
−−−−−−＋９＋第９式で示されたＲ３＋と初期値Ｒ
３゜とは第１０式の関係がある。
−−−−−−＋９＋第９式で示されたＲ３＋と初期値Ｒ
３゜とは第１０式の関係がある。
Ｒ３，＜Ｒ３゜ −−−−−−−−−−
−−−一一−−−−−−−−−００）よって出力が“Ｈ
”レベルに変化した後のしきい値電圧ＶＳｔは第１１式
で示される。
−−−一一−−−−−−−−−００）よって出力が“Ｈ
”レベルに変化した後のしきい値電圧ＶＳｔは第１１式
で示される。
Ｒ＋ Ｑ
−・−−−−一一−−−−−−・−−−ＯＤ出力Ｖ０が
“Ｈ”レベルの状態でＶＩＨが下降する場合、しきい値
電圧は第１１式で示されるＶＳＬであり、ＶＩＨ−Ｖ３
Ｌとなるまでこのしきい値で保たれるが、ＶＩＮ＝ＶＳ
Ｌとなると、Ｉｌ −ＩＤ３となり、第４ ｎ−ＭＯ
Ｓ Ｔ（７０）のゲート電圧は充分与えられなくなり、
第４ ｎ−ＭＯ５Ｔ（７０）はＯＦＦ となり、Ｖｏは
“Ｌ”レベルとなる。従って、第３ｎ −Ｍ ＯＳ Ｔ
（６８）はＯＦＦ となり、再びしきい値電圧は第７式
で与えられるＶＳＨに上昇する。
“Ｈ”レベルの状態でＶＩＨが下降する場合、しきい値
電圧は第１１式で示されるＶＳＬであり、ＶＩＨ−Ｖ３
Ｌとなるまでこのしきい値で保たれるが、ＶＩＮ＝ＶＳ
Ｌとなると、Ｉｌ −ＩＤ３となり、第４ ｎ−ＭＯ
Ｓ Ｔ（７０）のゲート電圧は充分与えられなくなり、
第４ ｎ−ＭＯ５Ｔ（７０）はＯＦＦ となり、Ｖｏは
“Ｌ”レベルとなる。従って、第３ｎ −Ｍ ＯＳ Ｔ
（６８）はＯＦＦ となり、再びしきい値電圧は第７式
で与えられるＶＳＨに上昇する。
第２図は以上に説明した、この発明の一実施例について
、ヒステリシスの機能を付与された電圧検出回路の入力
電圧の上昇下降に対する出力電圧＼ の変化を示す図である。
、ヒステリシスの機能を付与された電圧検出回路の入力
電圧の上昇下降に対する出力電圧＼ の変化を示す図である。
第２図において、実線の矢印は入力信号電圧ＶＩＮが上
昇する場合の、出力信号電圧ｖｏの変化を示しており、
点線の矢印はｖｌＮが下降する場合の、Ｖｏの変化を示
している。
昇する場合の、出力信号電圧ｖｏの変化を示しており、
点線の矢印はｖｌＮが下降する場合の、Ｖｏの変化を示
している。
また上記の実施例では、マイクロコンピュータの電圧検
出回路について示したが、他の低電流消費で動作するＭ
Ｏ３Ｔ出力回路を備えた回路などであってもよく、上記
実施例と同様の効果を奏する。
出回路について示したが、他の低電流消費で動作するＭ
Ｏ３Ｔ出力回路を備えた回路などであってもよく、上記
実施例と同様の効果を奏する。
以上のように、この発明・によれば第１の電界効果トラ
ンジスタにより、定電流源の出力電位を第１電位点電位
または第２電位点電位に切り替え、インバータ回路を介
して設けられた信号出力端子に信号を出力すると共に、
第１および第２トランジスタの出力端子の接続点からの
電流が二つ以上に分流するように負荷を配置し、上記負
荷の少なくとも一つと第２の電界効果トランジスタとを
直列に接続し、上記インバータ回路の出力により上記第
２の電界効果トランジスタを制御して負荷の抵抗値を変
化させ、定電流源の出力電位を切り換えるしきい値電圧
を変化させるようにしたので、回路の多枝を流れる電流
が微小電流になったときでも、入力信号に対して、出力
信号に精度よくヒステリシスを生じさせることができる
。
ンジスタにより、定電流源の出力電位を第１電位点電位
または第２電位点電位に切り替え、インバータ回路を介
して設けられた信号出力端子に信号を出力すると共に、
第１および第２トランジスタの出力端子の接続点からの
電流が二つ以上に分流するように負荷を配置し、上記負
荷の少なくとも一つと第２の電界効果トランジスタとを
直列に接続し、上記インバータ回路の出力により上記第
２の電界効果トランジスタを制御して負荷の抵抗値を変
化させ、定電流源の出力電位を切り換えるしきい値電圧
を変化させるようにしたので、回路の多枝を流れる電流
が微小電流になったときでも、入力信号に対して、出力
信号に精度よくヒステリシスを生じさせることができる
。
第１図はこの発明の一実施例による電圧検出回路の回路
図、第２図はこの発明の一実施例による電圧検出回路の
出力−信号のヒステリシスを示す図、第３図は従来の電
圧検出回路の回路図、第４図は従来の電圧検出回路の出
力信号のヒステリシスを示す図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負荷
、（１３１は第２電位点、α力は定電流源、（２２）は
信号出力端子、（３０）または（４０）は第１カレント
逅ラ−回路、（４０）または（３０）は第２カレントミ
ラー回路、（５０）は第３カレントミラー回路、（６７
ａ）および（６７ｂ）は負荷、（６８）は電界効果トラ
ンジスタ、（６９）はインバータ回路、（７０）は電界
効果トランジスタを示す。 なお、 各図中、 同一符号は同一、 又は相当部分を 示す。
図、第２図はこの発明の一実施例による電圧検出回路の
出力−信号のヒステリシスを示す図、第３図は従来の電
圧検出回路の回路図、第４図は従来の電圧検出回路の出
力信号のヒステリシスを示す図である。 図において、（３）は第１電位点、（４）は第１トラン
ジスタ、（６）は第２トランジスタ、（８）は第１負荷
、（１３１は第２電位点、α力は定電流源、（２２）は
信号出力端子、（３０）または（４０）は第１カレント
逅ラ−回路、（４０）または（３０）は第２カレントミ
ラー回路、（５０）は第３カレントミラー回路、（６７
ａ）および（６７ｂ）は負荷、（６８）は電界効果トラ
ンジスタ、（６９）はインバータ回路、（７０）は電界
効果トランジスタを示す。 なお、 各図中、 同一符号は同一、 又は相当部分を 示す。
Claims (1)
- 【特許請求の範囲】 第１電位点に接続された第１および第２カレントミラー
回路、 上記第１および第２カレントミラー回路のそれぞれの入
力段の電流を独立に受ける入力端子と、同じ入力信号が
印加される制御端子と、第１負荷を介して互いに接続さ
れた出力端子とを有する第１および第２トランジスタ、 上記第１カレントミラー回路の電流を入力とする第３カ
レントミラー回路、 上記第１電位点に接続された定電流源の出力電位に応じ
、インバータ回路を介して信号を出力する信号出力端子
、 上記第３カレントミラー回路の出力段の電流と、上記第
２カレントミラー回路の出力段の電流との差が制御端子
に注入されることにより、上記定電流源の出力電位を第
１電位点電位または第２電位点電位に切り替える第１の
電界効果トランジスタ、上記第１および第２トランジス
タの出力端子の接続点からの電流が二つ以上に分流する
ように配置された負荷、 および上記負荷の少なくとも一つと直列に接続されると
共に、上記インバータ回路の出力により制御される制御
端子を有する第２の電界効果トランジスタ、を備えた電
圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203093A JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203093A JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0366218A true JPH0366218A (ja) | 1991-03-20 |
| JP2645596B2 JP2645596B2 (ja) | 1997-08-25 |
Family
ID=16468260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203093A Expired - Fee Related JP2645596B2 (ja) | 1989-08-05 | 1989-08-05 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645596B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110409A (ja) * | 2001-09-27 | 2003-04-11 | Sanyo Electric Co Ltd | コンパレータ回路 |
| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933332U (ja) * | 1982-08-24 | 1984-03-01 | 三洋電機株式会社 | 増幅回路 |
| JPS61276413A (ja) * | 1985-05-30 | 1986-12-06 | Mitsubishi Electric Corp | 電圧検出回路 |
-
1989
- 1989-08-05 JP JP1203093A patent/JP2645596B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5933332U (ja) * | 1982-08-24 | 1984-03-01 | 三洋電機株式会社 | 増幅回路 |
| JPS61276413A (ja) * | 1985-05-30 | 1986-12-06 | Mitsubishi Electric Corp | 電圧検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110409A (ja) * | 2001-09-27 | 2003-04-11 | Sanyo Electric Co Ltd | コンパレータ回路 |
| JP2008211707A (ja) * | 2007-02-28 | 2008-09-11 | Nec Electronics Corp | 入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2645596B2 (ja) | 1997-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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