JPH036672B2 - - Google Patents
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- JPH036672B2 JPH036672B2 JP62095846A JP9584687A JPH036672B2 JP H036672 B2 JPH036672 B2 JP H036672B2 JP 62095846 A JP62095846 A JP 62095846A JP 9584687 A JP9584687 A JP 9584687A JP H036672 B2 JPH036672 B2 JP H036672B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- impurity density
- gate
- conductivity type
- cathode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/211—Gated diodes
- H10D12/212—Gated diodes having PN junction gates, e.g. field controlled diodes
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体デバイスの微細化高速化の極
限にあるデバイスであり、制御電極の静電誘導効
果によりカソード前面の電位分布を制御しトンネ
ル注入電流を制御するサイリスタに関する。
限にあるデバイスであり、制御電極の静電誘導効
果によりカソード前面の電位分布を制御しトンネ
ル注入電流を制御するサイリスタに関する。
従来、キヤリアの注入量制御を動作原理とする
サイリスタには、pnpn構造のサイリスタと静電
誘導サイリスタ（以下SIサイリスタと称す）があ
る。pnpn型サイリスタでは、制御電極であるベ
ース電極の電圧でベースの電位をベース抵抗を介
して制御し、カソードから流れ込む少数キヤリア
の量を制御している。一方、SIサイリスタでは、
電流の流れるチヤンネル領域は殆んどもしくは完
全に空乏化し、制御電極であるゲート電極の電圧
でチヤンネル電位を容量結合で制御し、カソード
領域からのキヤリアの注入量を制御している。い
ずれのサイリスタにおいても、電位障壁を熱エネ
ルギにより越えて流れる電流を制御しているわけ
である。従つて、それほど多くはないが、電位障
壁とカソードの間に、キヤリアの蓄積効果が存在
し、超高速動作時の速度制限の一つの要因になつ
ていた。
サイリスタには、pnpn構造のサイリスタと静電
誘導サイリスタ（以下SIサイリスタと称す）があ
る。pnpn型サイリスタでは、制御電極であるベ
ース電極の電圧でベースの電位をベース抵抗を介
して制御し、カソードから流れ込む少数キヤリア
の量を制御している。一方、SIサイリスタでは、
電流の流れるチヤンネル領域は殆んどもしくは完
全に空乏化し、制御電極であるゲート電極の電圧
でチヤンネル電位を容量結合で制御し、カソード
領域からのキヤリアの注入量を制御している。い
ずれのサイリスタにおいても、電位障壁を熱エネ
ルギにより越えて流れる電流を制御しているわけ
である。従つて、それほど多くはないが、電位障
壁とカソードの間に、キヤリアの蓄積効果が存在
し、超高速動作時の速度制限の一つの要因になつ
ていた。
本発明の目的は、こうしたキヤリアの蓄積効果
を殆んど完全に除去し、極めて高速で動作するサ
イリスタを提供することである。
を殆んど完全に除去し、極めて高速で動作するサ
イリスタを提供することである。
以下図面を参照しながら本発明を詳細に説明す
る。
る。
まずp+n接合ダイオードに逆バイアスを加えた
場合のトンネル電流について述べる。直接遷移型
トンネル電流密度の式は次式で与えられる。
場合のトンネル電流について述べる。直接遷移型
トンネル電流密度の式は次式で与えられる。
ただし、ｑ：単位電荷、m*：有効質量、ｈ＝
ｈ／2π：プランク定数を2πで除したもの、εg：バ
ンドキヤツプ、Va：印加電圧、及びＥはp+n接合
の最大電界で、 Ｅ＝｛2qND（Va＋Vbi）／εs｝1/2 ……(2) で与えられる。ここで、ND：ｎ領域の不純物密
度、εs：半導体の誘電率、Vbi：ｐ＋ｎ接合の拡
散電位である。式(1)、(2)で与えられるｐ＋ｎ接合
の逆方向トンネル電流密度の逆方向印加電圧Va
依存性を第１図に示す。
ｈ／2π：プランク定数を2πで除したもの、εg：バ
ンドキヤツプ、Va：印加電圧、及びＥはp+n接合
の最大電界で、 Ｅ＝｛2qND（Va＋Vbi）／εs｝1/2 ……(2) で与えられる。ここで、ND：ｎ領域の不純物密
度、εs：半導体の誘電率、Vbi：ｐ＋ｎ接合の拡
散電位である。式(1)、(2)で与えられるｐ＋ｎ接合
の逆方向トンネル電流密度の逆方向印加電圧Va
依存性を第１図に示す。
第１図は、半導体材料をGaAsとして計算した
結果である。従つて、εq＝1.43eV、εs＝10.9εpで
ある。εpは真空の誘電率である。
結果である。従つて、εq＝1.43eV、εs＝10.9εpで
ある。εpは真空の誘電率である。
m*＝（１／me*＋１／mlh*）-1
であり、m*＝0.068mp、mlh*＝0.12mpである。
mpは自由電子の質量である。第１図には、電流
密度が実線で、電界強度が点線で示されている。
Ｎは、ｎ領域の不純物密度である。Ｎが大きくな
るにつれ空乏層幅が狭くなり、電界Ｅが大きくな
るから、電流密度は大きくなる。例えば、Ｎ＝３
×1018cm-3では電圧1Vで３×103A／cm2の電流密
度が得られる。
mpは自由電子の質量である。第１図には、電流
密度が実線で、電界強度が点線で示されている。
Ｎは、ｎ領域の不純物密度である。Ｎが大きくな
るにつれ空乏層幅が狭くなり、電界Ｅが大きくな
るから、電流密度は大きくなる。例えば、Ｎ＝３
×1018cm-3では電圧1Vで３×103A／cm2の電流密
度が得られる。
第１図のように得られるトンネル電流を、制御
電極であるゲートとアノード電圧で制御する構造
にしたものが本発明のサイリスタである。
電極であるゲートとアノード電圧で制御する構造
にしたものが本発明のサイリスタである。
第２図に本発明のサイリスタの断面構造を示
す。p++領域11はカソード領域、p+領域14はアノ
ード領域、p+領域21はゲート領域、21′はゲート
電極で電流通路となるn+領域12とｎ領域13の電
位分布を制御している。１６は絶縁物、11′はカ
ソード電極、14′はアノード電極である。各領域
の不純物密度は、ゲート・ゲート間隔にもよる
が、p++カソード領域11：５×1019〜１×1021cm
-3、n+12：５×1017〜１×1019cm-3、n13：１×
1014〜１×1017cm-3、p+14：１×1018〜５×1020cm
-3、p+21：1018〜５×1020cm-3である。n+12、n13
各領域の不純物密度は、ゲート・ゲート間隔が短
いほど、またカソード・アノード間隔が短いほど
高くする。ゲート・ゲート間隔は例えば2μｍ以
下から1000Å程度、カソード・アノード間隔は例
えば、超高速用は1000Åから２〜3μｍ程度でも
つと厚くしてもよい。ゲートに逆方向電圧を印加
して、遮断状態を実現し、ゲート零電位もしくは
順方向に振り込むことによつて導通状態を実現す
る。アノードに正電圧を印加した状態のカソー
ド・アノード方向の電位分布を第３図に示す。ａ
はゲートにも正電圧を加えて導通状態になつたと
きの電位分布、ｂはゲートを零電位（カソードも
同電位）あるいは負電位としたときの遮断状態で
の電位分布である。ａでは、ゲートに正電圧が加
わつているためソース前面の電位の勾配が急峻に
なつており、ｂではゲート電圧により、よりゆる
やかになつている。この勾配から決まる電界Ｅが
ａでは大きいからトンネル電流が流れ、ｂではＥ
が小さいからトンネル電流が流れない。第３図に
示すように電流通路となるチヤンネルの電位分布
がゲート・カソード間、ゲート・アノード間容量
結合すなわち静電誘導効果により制御され、カソ
ードからのトンネル電流が制御されることから、
本発明のサイリスタハ、静電誘導トンネルサイリ
スタ（Static Induced Tunnel Thyristor：
SITT）と呼ばれる。トンネル電流を多く流そう
とすればn+12領域の不純物密度は高い方がよく、
またその厚さは薄い方がよい。例えば厚さは0.2μ
ｍから0.03μｍといつたようにである。n+12領域
の厚さが薄くなつたときには、ゲート・ゲート間
隔も狭くする必要がある。チヤンネル全面をより
有効に制御して電流を流すようにするためであ
る。例えば、1μｍから0.1μｍといつたようにであ
る。
す。p++領域11はカソード領域、p+領域14はアノ
ード領域、p+領域21はゲート領域、21′はゲート
電極で電流通路となるn+領域12とｎ領域13の電
位分布を制御している。１６は絶縁物、11′はカ
ソード電極、14′はアノード電極である。各領域
の不純物密度は、ゲート・ゲート間隔にもよる
が、p++カソード領域11：５×1019〜１×1021cm
-3、n+12：５×1017〜１×1019cm-3、n13：１×
1014〜１×1017cm-3、p+14：１×1018〜５×1020cm
-3、p+21：1018〜５×1020cm-3である。n+12、n13
各領域の不純物密度は、ゲート・ゲート間隔が短
いほど、またカソード・アノード間隔が短いほど
高くする。ゲート・ゲート間隔は例えば2μｍ以
下から1000Å程度、カソード・アノード間隔は例
えば、超高速用は1000Åから２〜3μｍ程度でも
つと厚くしてもよい。ゲートに逆方向電圧を印加
して、遮断状態を実現し、ゲート零電位もしくは
順方向に振り込むことによつて導通状態を実現す
る。アノードに正電圧を印加した状態のカソー
ド・アノード方向の電位分布を第３図に示す。ａ
はゲートにも正電圧を加えて導通状態になつたと
きの電位分布、ｂはゲートを零電位（カソードも
同電位）あるいは負電位としたときの遮断状態で
の電位分布である。ａでは、ゲートに正電圧が加
わつているためソース前面の電位の勾配が急峻に
なつており、ｂではゲート電圧により、よりゆる
やかになつている。この勾配から決まる電界Ｅが
ａでは大きいからトンネル電流が流れ、ｂではＥ
が小さいからトンネル電流が流れない。第３図に
示すように電流通路となるチヤンネルの電位分布
がゲート・カソード間、ゲート・アノード間容量
結合すなわち静電誘導効果により制御され、カソ
ードからのトンネル電流が制御されることから、
本発明のサイリスタハ、静電誘導トンネルサイリ
スタ（Static Induced Tunnel Thyristor：
SITT）と呼ばれる。トンネル電流を多く流そう
とすればn+12領域の不純物密度は高い方がよく、
またその厚さは薄い方がよい。例えば厚さは0.2μ
ｍから0.03μｍといつたようにである。n+12領域
の厚さが薄くなつたときには、ゲート・ゲート間
隔も狭くする必要がある。チヤンネル全面をより
有効に制御して電流を流すようにするためであ
る。例えば、1μｍから0.1μｍといつたようにであ
る。
ゲートは接合ゲート型だけでなく、絶縁ゲー
ト、シヨツトキゲートでも本発明のサイリスタは
構成できる。
ト、シヨツトキゲートでも本発明のサイリスタは
構成できる。
これまで、カソード領域・アノード領域が同導
電型の高不純物密度領域で構成された構造のサイ
リスタで説明してきたが、カソード・アノードが
逆導電型の高不純物密度流域で構成される場合に
も、本発明の趣旨を生かしたサイリスタは形成で
きる。
電型の高不純物密度領域で構成された構造のサイ
リスタで説明してきたが、カソード・アノードが
逆導電型の高不純物密度流域で構成される場合に
も、本発明の趣旨を生かしたサイリスタは形成で
きる。
これまでは、トンネル注入を制御するゲート電
極は基本的に１つのものを説明してきた。もちろ
ん、分割されたゲートも含まれてはいる。トンネ
ル注入制御ゲート電極を複数個設けて、制御電圧
を加えるゲートを選ぶことによつて機能を持つた
動作を行なわせることができる。
極は基本的に１つのものを説明してきた。もちろ
ん、分割されたゲートも含まれてはいる。トンネ
ル注入制御ゲート電極を複数個設けて、制御電圧
を加えるゲートを選ぶことによつて機能を持つた
動作を行なわせることができる。
カソードからトンネル注入された電子が、アノ
ードまでの走行領域をドリフトで走行する場合
と、殆んど散乱を受けずに次第に加速されながら
走行する場合とがある。この両者が現れるのは、
電子が散乱を受ける平均自由行程と走行空間の距
離の関係で決まる。走行空間距離が自由行程にに
くらべて十分長ければ、ドリフト走行になる。そ
うでなければ初速度と電界により次第に加速され
る走行となる。SiにくらべてGaAsの自由行程は
数倍以上長いと言われている。したがつて、
GaAsの方が後者の電子の運動が現れ易い。
ードまでの走行領域をドリフトで走行する場合
と、殆んど散乱を受けずに次第に加速されながら
走行する場合とがある。この両者が現れるのは、
電子が散乱を受ける平均自由行程と走行空間の距
離の関係で決まる。走行空間距離が自由行程にに
くらべて十分長ければ、ドリフト走行になる。そ
うでなければ初速度と電界により次第に加速され
る走行となる。SiにくらべてGaAsの自由行程は
数倍以上長いと言われている。したがつて、
GaAsの方が後者の電子の運動が現れ易い。
電子が散乱をあまり受けずに走行するようにな
ると電子の走行速度は速くなり、走行時間から決
まる上限周波数は極めて高くなる。
ると電子の走行速度は速くなり、走行時間から決
まる上限周波数は極めて高くなる。
これまでの実施例では、トンネル注入を起すカ
ソードとカソードに直接隣接する領域の不純物密
度は空間的に一様であるように述べてきたが、必
ずしも一様である必要はない。トンネル注入を最
も強く起したい所の不純物密度を高くしてトンネ
ル注入効率を高くすることもできる。
ソードとカソードに直接隣接する領域の不純物密
度は空間的に一様であるように述べてきたが、必
ずしも一様である必要はない。トンネル注入を最
も強く起したい所の不純物密度を高くしてトンネ
ル注入効率を高くすることもできる。
本発明の半導体デバイスがここで述べた実施例
に限定されないことはもちろんである。導電型を
反転した構造でもよいことはもちろんである。い
ずれにしても、カソードからキヤリアをトンネル
注入で注入させ、その注入量をゲート電圧及びア
ノード電圧の静電誘導効果で制御する構造の半導
体デバイスであればよい。トンネル注入を効率よ
く起すには、不純物密度は高い方がよい。しかも
その領域を空乏化して容量結合で電位分布制御し
ようというのであるから、本発明の半導体デバイ
スは、本質的に微細化されたデバイスである。個
別デバイスはもとより超高密度超高速集積回路に
最適である。デバイスの寸法が小さくなればなる
ほど有効である。しかも、高不純物密度領域から
直接トンネルでキヤリアを注入させているから、
カソード近傍のキヤリアの蓄積効果が極めて少な
く高速動作に極めて適する。
に限定されないことはもちろんである。導電型を
反転した構造でもよいことはもちろんである。い
ずれにしても、カソードからキヤリアをトンネル
注入で注入させ、その注入量をゲート電圧及びア
ノード電圧の静電誘導効果で制御する構造の半導
体デバイスであればよい。トンネル注入を効率よ
く起すには、不純物密度は高い方がよい。しかも
その領域を空乏化して容量結合で電位分布制御し
ようというのであるから、本発明の半導体デバイ
スは、本質的に微細化されたデバイスである。個
別デバイスはもとより超高密度超高速集積回路に
最適である。デバイスの寸法が小さくなればなる
ほど有効である。しかも、高不純物密度領域から
直接トンネルでキヤリアを注入させているから、
カソード近傍のキヤリアの蓄積効果が極めて少な
く高速動作に極めて適する。
ここでは、カソード領域を高不純物密度領域で
形成した例を示したが、カソードを金属やシリサ
イドにして、シヨツトキ接合にして、シヨツトキ
接合前面の電位勾配を急峻にしてトンネル注入を
起こせることももちろんである。
形成した例を示したが、カソードを金属やシリサ
イドにして、シヨツトキ接合にして、シヨツトキ
接合前面の電位勾配を急峻にしてトンネル注入を
起こせることももちろんである。
本発明の半導体デバイスは、従来公知の製造技
術で作ることができる。
術で作ることができる。
第１図は半導体材料をGaAsとして計算した結
果、第２図は本発明の実施例を示す断面図、第３
図はカソード・アノード方向の電位分布で、ａは
導通状態、ｂは遮断状態である。
果、第２図は本発明の実施例を示す断面図、第３
図はカソード・アノード方向の電位分布で、ａは
導通状態、ｂは遮断状態である。
Claims (1)
- 【特許請求の範囲】 １ アノード領域となる高不純物密度の第２導電
型半導体の一主表面にチヤンネルとなる低不純物
密度及び高不純物密度の第２導電型の反対導電型
の第１導電型半導体、前記チヤンネルの高不純物
密度の第１導電型半導体領域に接してカソード領
域となる高不純物密度の第２導電型の半導体領域
を設け、カソード領域よりチヤンネルの低不純物
密度領域まで凸形に切り込んだ両側壁に制御領域
を設け、前記カソード領域と前記チヤンネルの高
不純物密度領域で生起するトンネル注入電流を制
御するトンネル注入制御サイリスタ。 ２ 前記制御電極を絶縁型ゲートとしたことを特
徴とする前記特許請求の範囲第１項記載のトンネ
ル注入制御サイリスタ。 ３ 前記制御電極を接合型ゲートとしたことを特
徴とする前記特許請求の範囲第１項記載のトンネ
ル注入制御サイリスタ。 ４ 前記制御電極をシヨツトキーゲートとしたこ
とを特徴とする前記特許請求の範囲第１項記載の
トンネル注入制御サイリスタ。 ５ 前記制御電極を複数個設けたことを特徴とす
る前記特許請求の範囲第１項乃至第４項のいずれ
か一項に記載のトンネル注入制御サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095846A JPS62252970A (ja) | 1987-04-18 | 1987-04-18 | トンネル注入制御サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62095846A JPS62252970A (ja) | 1987-04-18 | 1987-04-18 | トンネル注入制御サイリスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151849A Division JPS5775464A (en) | 1980-10-28 | 1980-10-28 | Semiconductor device controlled by tunnel injection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252970A JPS62252970A (ja) | 1987-11-04 |
| JPH036672B2 true JPH036672B2 (ja) | 1991-01-30 |
Family
ID=14148738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62095846A Granted JPS62252970A (ja) | 1987-04-18 | 1987-04-18 | トンネル注入制御サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252970A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357769A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Electrostatic induction transistor |
-
1987
- 1987-04-18 JP JP62095846A patent/JPS62252970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252970A (ja) | 1987-11-04 |
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