JPH0135508B2 - - Google Patents

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JPH0135508B2
JPH0135508B2 JP55151849A JP15184980A JPH0135508B2 JP H0135508 B2 JPH0135508 B2 JP H0135508B2 JP 55151849 A JP55151849 A JP 55151849A JP 15184980 A JP15184980 A JP 15184980A JP H0135508 B2 JPH0135508 B2 JP H0135508B2
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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices

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  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 本発明は、半導体デバイスの微細化高速化の極
限にあるデバイスであり、制御電極の静電誘導効
果によりソース前面の電位分布を制御しトンネル
注入電流を制御する半導体デバイスに関する。
従来、キヤリアの注入量制御を動作原理とする
トランジスタには、バイポーラトランジスタ（以
下BJTと称す）及び静電誘導トランジスタ（以
下SITと称す）がある。BJTでは、制御電極であ
るベース電極の電圧でベースの電位をベース抵抗
を介して制御し、エミツタから流れ込む少数キヤ
リアの量を制御している。一方、SITでは、電流
の流れるチヤンネル領域は殆んどもしくは完全に
空乏化し、制御電極であるゲート電極の電圧でチ
ヤンネル電位を容量結合で制御し、ソース領域か
らのキヤリアの注入量を制御している。いずれの
トランジスタにおいても、電位障壁を熱エネルギ
により越えて流れる電流を制御しているわけであ
る。従つて、それほど多くはないが、電位障壁と
ソースもしくはエミツタの間に、キヤリアの蓄積
効果が存在し、超高速動作時の速度制御の一つの
要因になつていた。
本発明の目的は、こうしたキヤリアの蓄積効果
を殆んど完全に除去し、きわめて高速で動作する
半導体デバイスを提供することである。
以下図面を参照しながら本発明を詳細に説明す
る。
まず、p+n接合ダイオードに逆バイアスを加え
た場合のトンネル電流について述べる。直接遷移
型トンネル電流密度の式は次式で与えられる。
ただし、ｑ：単位電荷、m*：有効質量、ｈ＝
2π〓：プランク定数、εg：バンドギヤツプ、
Va：印加電圧、及びＥはp+n接合の最大電界で、 Ｅ＝｛2qND（Va＋Vbi）／Es｝1/2 …(2) で与えられる。ここで、ND：ｎ領域の不純物密
度、εs：半導体の誘電率、Vbi：p+n接合の拡散電
位である。式(1)、(2)で与えられるp+n接合の逆方
向トンネル電流密度の逆方向印加電圧Va依存性
を第１図に示す。
第１図は、半導体材料をGaAsとして計算した
結果である。したがつて、εg＝1.43ev、εs＝
10.9εpである。εpは真空の誘電率である。
m*＝（１／me *＋１／＋meh *）-1 であり、me *＝0.068mp、meh *＝0.12mpである。
mpは自由電子の質量である。第１図には、電流
密度が実線で、電界強度が点線で示されている。
Ｎは、ｎ領域の不純物密度である。Ｎが大きくな
るにつれ空乏層幅が狭くなり、電界Ｅが大きくな
るから、電流密度は大きくなる。たとえば、Ｎ＝
３×1018cm-3では、電圧1Vで３×103A／cm2の電
流密度が得られる。トンネル注入が直接遷移の材
料を用いれば効率良くトンネル注入が生起する。
第１図のように得られるトンネル電流を、制御
電極であるゲートとドレイン電圧で制御する構造
にしたものが本発明の半導体デバイスである。
第２図に本発明のトランジスタの断面構造を示
す。p++領域１１はソース領域、n+領域１４はド
レイン領域、１５及び１５′はゲート電極であり、
絶縁膜１６を介して電流通路となるn+領域に、
ｎ領域１３の電位分布を制御している。各領域の
不純物密度は、ゲート・ゲート間隔にもよるが、
p++領域１１：５×1019〜１×1021cm-3、n+12：
５×1017〜１×1019cm-3、n13：１×1014〜１×
1017cm-3、n+14：１×1018〜５×1020cm-3である。
p++領域の不純物密度をn+領域よりも高くするこ
とにより空乏層は殆んどn+領域に形成され、少
ない電圧で充分に電界強度が加わり効率良くトン
ネル注入が生起する。n+12、n13各領域の不純物
密度は、ゲート・ゲート間隔が短いほど、またソ
ース・ドレイン間隔が短いほど高くする。ゲー
ト・ゲート間隔はたとえば2μｍ以下から1000Å
程度、ソース・ドレイン間隔は、1000Åから２〜
3μｍ程度である。n+12に接する絶縁膜１６は薄
い程、有効にゲート電圧がn+12領域に加わる。
ドレインに正電圧を印加した状態のソース・ドレ
イン方向の電位分布を第３図に示す。ａはゲート
にも正電圧を加えて導通状態になつたときの電位
分布、ｂはゲートを零電位（ソースも同電位）と
したときの遮断状態での電位分布である。ａで
は、ゲートに正電圧が加わつているためソース前
面の電位の勾配がより急峻になつており、ｂでは
ゲート電圧により、よりゆるやかになつている。
この勾配から決まる電界Ｅがａでは大きいからト
ンネル電流が流れ、ｂではＥが小さいからトンネ
ル電流が流れない。第３図に示すように電流通路
となるチヤンネルの電位分布が容量結合すなわち
静電誘導効果により制御され、ソースからのトン
ネル電流が制御されることから、本発明のトラン
ジスタは、静電誘導トンネルトランジスタ
（Static Induced Tunnel Transistor：SITT）
と呼ばれる。トンネル電流を多く流そうとすれば
n+12領域の不純物密度は高い方がよく、またそ
の厚さは薄い方がよい。たとえば厚さは0.2μｍか
ら0.03μｍといつたようにである。n+12領域の厚
さが薄くなつたときには、ゲート・ゲート間隔も
せまくする必要がある。チヤンネル全面をより有
効に制御して電流を流すようにするためである。
たとえば、1μｍから0.1μｍといつたようにであ
る。
第２図の構造をマルチチヤンネル構造にしたも
のが第４図である。各領域の番号は第２図に対応
する。
同じく第２図の構造をプレーナ構造にしたもの
が第５図である。ｐ基板１７上に本発明のトラン
ジスタが作られており、n+ドレイン領域１４は
埋込み領域になつている。p+領域１８は分離領
域である。分離は、絶縁物分離でもよい。切り込
みをn+領域１４まで到達させれば、プロセスは
さらに簡単になる。電極１７′は必ずしも前面に
ある必要はない。
絶縁層１６はSiであればSiO2、Si3N4、Al2O3、
AlN等もしくはこれらのの複合膜、GaAsであれ
ば、GaOxNy、Si3N4、Al2O3、AlN等である。
第２図、第４図、第５図にはたて型構造の本発
明のトランジスタを示したが、本発明のトランジ
スタは当然ラテラル型にも構成できる。その例を
第６図に示す。各領域の番号は、第５図に対応す
る。この図では、ゲート１５はn+領域１２の上
近傍にだけ設けられているが、ソースからドレイ
ンまで全長にわたつて設けてもよい。このラテラ
ル構造で電流のゲートによる制御性をよくするに
は、n+領域１２の厚さを、ゲート１５に近い領
域だけ他より薄くしておくとよい。薄くなされた
部分程トンネルが起こり易く、しかもその部分の
電位がゲートにより有効に制御されるからであ
る。
ここでは、ソース領域を高不純物密度領域で形
成した例を示したが、ソースを金属やシリサイド
にして、シヨツトキ接合にして、シヨツトキ接合
前面の電位勾配を急峻にしてトンネル注入を起こ
せることももちろんである。
本発明の半導体デバイスは、従来公知の製造技
術で作ることができる。
ソースからトンネル注入された電子が、ドレイ
ンまでの走行領域をドリフトで走行する場合と、
殆んど散乱を受けずに次第に加速されながら走行
する場合とがある。この両者が現われるのは、電
子が散乱を受ける平均自由行程と走行空間の距離
の関係で決まる。走行空間距離が自由行程にくら
べて充分長ければ、ドリフト走行になる、そうで
なければ初速度と電界により次第に加速される走
行となる。SiにくらべてGaAsの自由行程は数倍
以上長いと言われている。したがつて、GaAsの
方が後者の電子の運動が現われ易い。
電子の散乱をあまり受けずに走行するようにな
ると電子の走行速度は速くなり、走行時間から決
まる上限周波数はきわめて高くなる。
これまでの実施例では、トンネル注入を起すソ
ースとソースに直接隣接する領域の不純物密度は
空間的に一様であるように述べてきたが、必ずし
も一様である必要はない。トンネル注入をもつと
も強く起したい所の不純物密度を高くしてトンネ
ル注入効率を高くすることもできる。
本発明の半導体デバイスがここで述べた実施例
に限定されないことはもちろんである。導電型を
反転した構造でもよいことはもちんである。いず
れにしても、ソースからキヤリアをトンネル注入
で注入させ、その注入量をゲート電圧及びドレイ
ン電圧の静電誘導効果で制御する構造の半導体デ
バイスであればよい。トンネル注入を効率よく起
すには、不純物密度は高い方がよい。しかもその
領域を空乏化して容量結合で電位分布制御しよう
としいのであるから、本発明の半導体デバイス
は、本質的に微細化されたデバイスである。個別
デバイスはもとより超高密度起高速集積回路に最
適である。デバイスの寸法が小さくなればなる程
有効である。しかも、高不純物密度領域から直接
トンネルでキヤリアを注入させているから、ソー
ス近傍のキヤリアの蓄積効果がきわめて少なく高
速動作にきわめて適する。
【図面の簡単な説明】
第１図は半導体材料をGaAsとして計算した結
果、第２図、第４図乃至第７図は本発明の実施例
を示す断面図、第３図はソース・ドレイン方向の
電位分布で、ａは導通状態、ｂは遮断状態であ
る。

Claims (1)

  1. 【特許請求の範囲】 １ 直接遷移のトンネル注入が生起する半導体で
    ドレイン領域となる高不純物密度の第１導電型半
    導体の一主表面にチヤンネルとなる低不純物密度
    及び高不純物密度の第１導電型半導体、前記チヤ
    ンネルの高不純物密度の第１導電型半導体領域に
    接してソース領域となる高不純物密度の第１導電
    型の反対導電型の第２導電型の半導体領域を設
    け、該第２導電型の高不純物密度領域の不純物密
    度を前記チヤンネルの高不純物密度領域よりも高
    く設定し、ソース領域よりチヤンネルの低不純物
    密度領域まで、凸形に切り込んだ両側壁に制御の
    ためのゲート領域を設け、該ゲート領域には、ゲ
    ート電極を設け、前記ソース領域と前記チヤンネ
    ルの高不純物密度領域で生起する直接遷移のトン
    ネル注入電流を制御するトンネル注入制御半導体
    デバイス。 ２ 前記ソース領域を金属もしくはシリサイドで
    形成したことを特徴とする前記特許請求の範囲第
    １項記載のトンネル注入制御半導体デバイス。 ３ 前記ゲート領域を絶縁型ゲートとしたことを
    特徴とする前記特許請求の範囲第１項又は第２項
    記載のトンネル注入制御半導体デバイス。 ４ 前記ゲート領域を接合型ゲートとしたことを
    特徴とする前記特許請求の範囲第１項又は第２項
    記載のトンネル注入制御半導体デバイス。 ５ 前記ゲート領域をシヨツトキゲートとしたこ
    とを特徴とする前記特許請求の範囲第１項又は第
    ２項記載のトンネル注入制御半導体デバイス。 ６ 前記ゲート領域を複数個設けたことを特徴と
    する前記特許請求の範囲第１項乃至第５項のいず
    れか一項に記載のトンネル注入制御半導体デバイ
    ス。
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