JPH0366847B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、出力信号のデユーテイ比を０％〜
100％まで制御できるデユーテイ制御パルス発生
回路に関する。

〔従来の技術〕

出力信号のデユーテイ比（一周期Ｔに対するオ
ン時間の占める割合、以下デユーテイと省略）を
０％〜100％まで制御するには、大別して２つの
手段がある。１つは、能動素子やCR部品を組み
合わせた電気回路によりハード的に発生させる方
法である。今１つは、CPUと周辺回路とを組み
合わせたソフト的に発生させる方法である。

〔発明が解決しようする課題〕 従来行なわれて来た電気回路によりハード的に
発生させる方法では、コストに限界があり、低廉
化を図ることが困難である。

また、ソフト的に発生させる方法では、デユー
テイ値のセツテイング等に要する時間や、クロツ
ク周波数と出力パルスのデユーテイとの関係など
から、広範囲でデユーテイ制御を行なうことがで
きない欠点がある。

〔問題点を解決するための手段〕

本発明は、上記の点に鑑みてなされたもので、
低価格かつ広範囲のデユーテイ制御をソフト的に
行なうことを目的とする。

この目的を達成するために、本発明によるデユ
ーテイ制御パルス発生回路は、クロツク信号をカ
ウントするカウント手段と、カウント手段のカウ
ント値と設定値とを比較し、両者が一致すると出
力を発生する第１および第２の比較手段と、第１
の比較手段の出力によりリセツトされ、第２の比
較手段の出力によりリセツトされるフリツプフロ
ツプ手段と、第１、第２の比較手段の出力により
割り込み処理を行なう中央制御装置とを有し、 中央制御装置は割り込み処理において入力デー
タに基づいて出力パルス信号のデユーテイ比を演
算し、出力パルスのデユーテイが所定値以下の場
合は、出力パルス信号の立ち下がりから次の立ち
上がりまでの時間を定める第１のデータと出力パ
ルス信号の立ち下がりから次の立ち下がりまでの
時間を定める第２のデータとをそれぞれ第１、第
２の比較手段に設定し、第２のデータとカウント
値が一致した時に次の割り込み処理を開始し、 出力パルスのデユーテイ比が所定値以上のとき
には出力パルス信号の立ち上がりから次の立ち下
がりまでの時間を定める第３のデータと出力パル
ス信号の立ち上がりから次の立ち上がりまでの時
間を定める第４のデータとをそれぞれ第１、第２
の比較手段に設定し、第４のデータとカウント値
が一致したときに次の割り込み処理を開始し、 また、出力パルスのデユーテイ比が所定値以下
から、以上、以上から以下と変化するときには、
第１、第３のデータとカウント値とが一致したと
きに次の割り込み処理を開始するように構成した
ものである。

〔作用〕

この構成において、デユーテイ検出手段の出力
により第１の設定手段または第２の設定手段のい
ずれかを選択して作動させることにより、デユー
テイが所定値を境にして大小いずれかに変化した
ときに、第１の設定手段または第２の設定手段を
切換えて、連続してデユーテイ比の変化するパル
ス信号を出力することができる。

〔実施例〕

以下、本発明を第１〜第５図に基づいて説明す
る。

第１図は、本発明によるデユーテイ制御パルス
発生回路の一実施例を示すブロツク図である。

第１図において、３は例えば温度の変化などを
検出するセンサである。１はセンサ３から測定値
を入力し、この測定値に基づいて後述するコンパ
レータへプリセツト値を出力する中央制御装置
（CPU）である。カウンタ４はゼロからインクリ
メントするアツプカウンターであり、フリーラン
ニングの状態で使用される。カウンタ４のカウン
ト値は、コンパレータ５及び６に供給される。コ
ンパレータ５および６は、CPU１によつて設定
されたブリセツト値とカウンタ４から供給される
カウント値の比較を行ない、両者の値が一致した
時ににＬレベルからＨレベルとなる出力をCPU
１の割り込み端子INT１，INT２に供給する。

コンパレータ５および６の出力はフリツプフロ
ツプ８にも供給される。フリツプフロツプ８は
RS型のフリツプフロツプであり、コンパレータ
６の出力の立ち上がりによつてセツトされ、コン
パレータ５の出力の立ち上がりによりリセツトさ
れる。このフリツプフロツプ８のＱ出力が、第１
図に示す回路の出力として出力端子９より外部に
取り出される。この出力端子９から取り出された
出力は第２図に示すようにドライバ１０に入力さ
れ、ドライバ１０はこれに基づいてアクチユエー
タ１１を駆動する。

次に本実施例の基本的動作を第３図のフローチ
ヤートを用いて説明する。

尚、第３図に示したプログラムは、センサ３の
測定値に応じてデユーテイを変えたパルスをアク
チユエータ１１に供給する場合の、デユーテイ制
御パルス発生回路として用いらた場合を示してい
る。

本実施例によるデユーテイ制御パルス発生回路
１０のCPU１は通常は他のプログラム（メイン
プログラム）を実行しているが、コンパレータ
５，６からINT１，INT２に割に込み信号が供
給されると、メインプログラムを中断して、第３
図に示す割り込みプログラムを開始する。

コンパレータ５，６にはそれぞれCPU１から
センサ３の測定値に基づく設定値が設定される。
この設定値によつてこれから出力されるパルスの
デユーテイが決定されるのである。

そして、割りこみ処理がスタートすると、
CPU１はステツプＳ１０１でまずコンパレータ
５および６の内、設定されている設定値の時間的
長さが長い方のコンパレータによる割り込み（以
下、割り込み２）をマスクする。このマスク処理
を具体的に説明すると、CPU１ではコンパレー
タ５，６に与えた設定値を記憶しており、ステツ
プＳ１０１になると、CPU１の処理プログラム
において、設定値の時間が長い方のコンパレータ
に接続されたINT端子（INT１または、INT２）
の入力の検出処理を停止することである。

次いで、ステツプＳ１０２で、コンパレータ５
および６のうち、設定されている設定値の時間的
長さが短い方のコンパレータによる割り込み（以
下、割り込み１）が解除されているか否かを判別
する。ここで割り込みを解除するということを具
体的に説明すると、CPU１の処理プログラムに
おいて、解除したい割り込み信号を送つてくるコ
ンパレータに接がつているINT端子（INT１ま
たはINT２の入力の検出処理を再開することで
ある。

次に、CPU１は割り込み１が解除されていた
場合には、解除されていたことの目印としてステ
ツプＳ１０３においてフラグを反転するととも
に、新めて割り込み１もマスクする。その後、
CPU１はステツプＳ１０４においてセンサ３か
らの設定値によりフリツプフロツプ８から出力す
るパルスのデユーテイを決定する。割り込み１が
すでにマスクされていた場合には直ちにデユーテ
イが決定される。困みに、本実施例におけるデユ
ーテイとは、第５図に示すように、一周期Ｔに対
するON時間の長さの割合、すなわちオンデユー
テイのことである。

次にステツプＳ１０５において、フラグが１で
あるか否かが判別される。困みに、フラグの初期
値は“０”に設定されている。

Ｓ１０５において、フラグが“０”であつた場
合には、ステツプＳ１０６に示すように、CPU
１において、Ｓ１０４において求めたデユーテイ
比に基づいてデータＡとデータＢの２つのデータ
を演算し、データＡをコンパレータ６にセツト
し、データＢをコンパレータ５にセツトする。ま
た、フラグが“１”であつた場合には、ステツプ
Ｓ１０７に示すようにCPU１において、Ｓ１０
４において求めたデユーテイ比に基づいてデータ
ＣとデータＤの２つのデータを演算し、データＣ
をコンパレータ５にセツトし、データＤをコンパ
レータ６にセツトする。

ここでデータＡは第４図に示すように、出力パ
ルス信号の立ち下がりから次の立ち上がりまでの
時間すなわち周期Ｔ中の“Ｌ”期間の長さを定め
るデータであり、データＢは出力パルス信号の立
ち下がりから次の立ち下がりまでの時間すなわち
出力パルスの周期Ｔを定めるデータである。

また、データＣは出力パルス信号の立ち上がり
から次の立ち下がりまでの時間すなわち周期Ｔ中
の“Ｈ”期間の長さを定めるデータであり、デー
タＤは出力パルス信号の立ち上がりから次の立ち
上がりまでの時間を定めるデータである。

データＡ，Ｂ，Ｃ，Ｄの各値は第５図からも分
かるように、次式により求められる。

An＝Tn−（Tn×dn） (1) Bn＝Hn (2) Cn＝Tn×d_o-1 (3) Dn＝Cn＋Tn−（Tn×d_o+1） (4) 以上の式からも分かるように、データＣとＤの
比は該当する周期でのオンデユーテイを表すもの
ではない。

ステツプＳ１０５において、フラグが“０”で
あつた場合には、更にステツプＳ１０８におい
て、ステツプＳ１０４でのデータからデユーテイ
が50％以上になるか否かが判別され、50％より大
きい場合には、ステツプＳ１１１において、割り
込み１を解除してメインプログラムに戻る。また
50％以下の場合には、ステツプＳ１１０において
割り込み２を解除してメインプログラムに戻る。

ステツプＳ１０５において、フラグが“１”で
あつた場合には、更にステツプＳ１０９におい
て、ステツプＳ１０４でのデータからデユーテイ
が50％以上になるか否かが判別され、50％より大
きい場合にはステツプＳ１１０において割り込み
２を解除してメインプログラムに戻る。また、50
％以下の場合にはステツプＳ１１１において、割
り込み１を解除してメインプログラムに戻る。

次に、第４図に示すようにデユーテイが変化す
るパルス信号を出力する場合の動作について説明
する。

初期状態においては、フラグは“０”に設定さ
れ、割り込み１，２はともにマスクされている。
このために、周期Ｔ２においては、ステツプＳ１
０２からステツプＳ１０４に移り、センサ３から
の信号を基にデユーテイd₁が決定される。フラグ
は“０”であるので、ステツプＳ１０５からステ
ツプＳ１０６に移り、デユーテイd₁を基に前述の
(1)，(2)式を用いてA₁，B₁の値が求められ、コン
パレータ５，６にセツトさる。ステツプＳ１０８
においてはデユーテイd₁は50％以下であるため、
割り込み２が解除される。このために、CPU１
はコンパレータ５，６に接続されたINT端子
（INT１，INT２）の内、データB₁がセツトされ
た方のINT端子を受信可能にする。ここまでの
処理は、第４図のt₂の期間に行なわれ、データB₁
の値とカウンタ４の値が一致したときにコンパレ
ータから次の割り込み信号が入力され、周期T₃
が始まる。

次に、周期T₃では、まだ割り込み１は解除さ
れていないので、処理はステツプＳ１０２からス
テツプＳ１０４へ移り、ステツプＳ１０４でセン
サ３からの信号に基づいて周期T₃におけるデユ
ーテイd₃を決定する。未だ、フラグは“０”なの
で、ステツプＳ１０５からステツプＳ１０６に移
り、デユーテイd₃に基づいて、データA₃，B₃を
求める。次のステツプＳ１０８でデユーテイd₃が
50％以上か否かを判別するが、周期T₃における
デユーテイは50％以上であるので、処理はステツ
プＳ１１１へ移り、今度は割り込み１を解除す
る。ここまでの処理は期間t₃で行なわれる。割り
込み１が解除されたので、CPU１は、コンパレ
ータ５，６の内、期間の短いデータA₃をセツト
されている方に接続されているINT端子を受信
可能とし、データA₃の値とカウンタ４の値が一
致したときに、周期T₃はまだ終了しないが、次
の割り込みをINT端子に受ける。

今度は、前回の処理において、割り込み１が解
除されているので、ステツプＳ１０３でフラグが
反転されて“１”とされる。次にステツプＳ１０
４で周期T₄のデユーテイd₄が決定される。フラ
グが“１”になつたため、ステツプＳ１０５から
ステツプＳ１０７へ移り、デユーテイd₄に基づい
てデータC₄，D₄が(3)，(4)式より求められ、各々
コンパレータ５，６にセツトされる。次に、ステ
ツプＳ１０９に移り、デユーテイが50％以上か否
かが判別されるがデユーテイd₄は50％以上である
ため、ステツプＳ１１０へと移り、割り込み２を
解除する。ここまでの処理は期間t₄で行なわれ
る。

期間t₄では、割り込み２が解除されているの
で、CPU１はコンパレータ５，６の内、期間の
長いデータD₄をセツトされた方に接続された
INT端子を受信可能とし、データD₄の値とカウ
ンタ４の値が一致したときに、次の割り込み動作
を受ける。

次に、周期T₅，T₆においてはデユーテイd₅，
d₆がいずれも50％以上であるので、周期T₄と同
様の制御を繰り返す。

次に、周期T₆の終わりに、次の割り込みが入
り周期T₆において、期間t₇が始まる。期間t₇の最
初に割り込み動作がスタートすると、割り込み１
がマスクされているので、ステツプＳ１０２から
ステツプＳ１０４へ移り、センサからの信号を基
に次の周期T₇のデユーテイd₇が決定される。フ
ラグ期間t₄で“１”とされ、そのままになつてい
るのでステツプＳ１０７へ移り、デユーテイd₇を
基にデータC₇，D₇が算出されるが、デユーテイ
d₇は50％以下であるので、ステツプＳ１０９から
ステツプＳ１１１に移り、割り込み１が解除され
る。

割り込み１が解除されたので、CPU１はカウ
ンタ５，６の内、期間の短いデータC₇がセツト
された方に接続されたINT端子を受信可能とし、
データC₇の値とカウンタ４の値が一致すると、
次の割り込み処理すなわち期間t₈を始める。

期間t₈では、期間t₇において、割り込み１が解
除されたためステツプＳ１０２からステツプＳ１
０３に移り、フラグを“１”から“０”に反転す
る。ステツプＳ１０４で次周期T₈のデユーテイ
d₈を決定し、ステツプＳ１０５に進がフラグが
“０”になつているので、ステツプＳ１０６に移
り、データA₈，B₈をデユーテイd₈から(1)，(2)式
を用いて求め、コンパレータ５，６にセツトす
る。デユーテイd₈は50以下であるため、ステツプ
Ｓ１１０に移り割り込み２が解除される。割り込
み２が解除されたため、CPU１はコンパレータ
５，６の内、期間の長いデータB₈がセツトされ
たコンパレータに接続されたINT端子を受信可
能とし、データB₈の値とカウンタ４の値が一致
したときに次の割り込みが行なわれる。

以下、同様にして第３図に示す動作が、反復し
て行なわれ、フリツプフロツプ回路８のＱ端子か
らパルスＰが連続して得られる。

以上のように本実施例によれば、オンデユーテ
イが50％以下の状態が連続する場合には、オフ期
間に波形作成処理を行なうので、処理時間を十分
にとることが出来る。また、オンデユーテイが50
％以上の状態が連続する場合には、オン期間に波
形作成処理を行なうので、処理時間を十分にとる
ことが出来る。さらに、オンデユーテイが50％以
下から以上に、50％以上から以下に移行する場合
には、次期間のデユーテイ変化が検出できた時点
ですぐに、波形作成処理を行なうので、連続して
パルス信号のデユーテイを可変することが出来
る。

以上本発明を実施例により説明したが次のよう
な変形も可能である。

例えば、上記実施例では、カウンタ、コンパレ
ータ、フリツプフロツプ等は、ハードウエアとし
て説明したが、これらもソフトウエアで構成する
こともできる。

また、デユーテイをセンサの出力により定める
ものとして説明したが、例えばシグナルジエネレ
ーターに本発明を用いた場合には、センサではな
く操作ダイアルによりデユーテイを設定するよう
にできる。

更に、デユーテイの設定境界値を50％とした
が、50％以下の20％や80％とすることもできる。

〔発明の効果〕

以上のように、本発明によれば、簡易や構成、
動作で、連続してデユーテイ比の変化するパルス
信号を出力することができる。

【図面の簡単な説明】

第１図は本発明によるデユーテイ制御パルス発
生回路の一実施例を示すブロツク図、第２図は第
１図に示す回路の使用例を示す結線図、第３図は
第１図に示すCPUの動作を説明するフローチヤ
ート、第４図、第５図は第１図に示す回路の動作
を説明する波形図である。 １…CPU、４…カウンタ、５，６…コンパレ
ータ、８…フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 入力データの変化に対応して、出力パルス信
   号のデユーテイ比を変化させて出力するデユーテ
   イ制御パルス発生回路において、 クロツク信号をカウントするカウント手段と、 該カウント手段のカウント値と設定値とを比較
   し、両者が一致すると出力を発生する第１及び第
   ２の比較手段と、 該第１の比較手段の出力によりリセツトされ、
   該第２の比較手段の出力によるセツトされるフリ
   ツプフロツプ手段と、 前記第１、第２の比較手段の出力により割り込
   み処理を行なう中央制御装置とを有し、 前記中央制御装置は、前記割り込み処理におい
   て前記入力データに基づいて前記出力パルス信号
   のデユーテイ比を演算し、出力パルスのデユーテ
   イ比が所定値以下の場合は、出力パルス信号の立
   ち下がりから次の立ち上がりまでの時間を定める
   第１のデータと出力パルス信号の立ち下がりから
   次の立ち下がりまでの時間を定める第２のデータ
   とをそれぞれ前記第１、第２の比較手段に設定
   し、前記第２のデータと前記カウント値が一致し
   たときに次の割り込み処理を開始し、 前記出力パルスのデユーテイ比が所定値以上の
   ときには出力パルス信号の立ち上がりから次の立
   ち下がりまでの時間を定める第３のデータと出力
   パルス信号の立ち上がりから次の立ち上がりまで
   の時間を定める第４のデータとをそれぞれ前記第
   １、第２の比較手段に設定し、前記第４のデータ
   と前記カウント値が一致したときに次の割り込み
   処理を開始し、 また、出力パルスのデユーテイ比が所定値以下
   から以上、以上から以下へと変化する時には、前
   記第１、第３のデータと前記カウント値とが一致
   したときに次の割り込み処理を開始することを特
   徴とするデユーテイ制御パルス発生回路。