JPH036697B2 - - Google Patents
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- JPH036697B2 JPH036697B2 JP55136581A JP13658180A JPH036697B2 JP H036697 B2 JPH036697 B2 JP H036697B2 JP 55136581 A JP55136581 A JP 55136581A JP 13658180 A JP13658180 A JP 13658180A JP H036697 B2 JPH036697 B2 JP H036697B2
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output
- collector
- power supply
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積注入論理回路の出力保護回路に関
する。一般に集積注入論理回路（I2L回路）にお
いては、その出力トランジスタのコレクタ・エミ
ツタ間耐圧VCEOが低い。即ち、第１図はI2L回路
の出力トランジスタ（後述する第２図のトランジ
スタQ2）の電流増幅率βと出力耐圧VCEO（そのば
らつきの範囲を斜線で示す。）との関係を示す一
例であり、VCEOはβ＝10のときに約10V、β＝
100のときに約2Vであり、通常はVCEOが2V以下
となるようにI2L回路が設計されている。したが
つて従来はI2L回路から論理振幅の大きな出力信
号を得ることが困難であつた。
する。一般に集積注入論理回路（I2L回路）にお
いては、その出力トランジスタのコレクタ・エミ
ツタ間耐圧VCEOが低い。即ち、第１図はI2L回路
の出力トランジスタ（後述する第２図のトランジ
スタQ2）の電流増幅率βと出力耐圧VCEO（そのば
らつきの範囲を斜線で示す。）との関係を示す一
例であり、VCEOはβ＝10のときに約10V、β＝
100のときに約2Vであり、通常はVCEOが2V以下
となるようにI2L回路が設計されている。したが
つて従来はI2L回路から論理振幅の大きな出力信
号を得ることが困難であつた。
本発明は上記の事情に鑑みてなされたもので、
集積注入論理回路の出力端から得られる信号を耐
圧の大きなトランジスタを有する出力インターフ
エース回路によつてバツフア増幅することによ
り、論理振幅の大きな出力信号を得ることができ
る集積注入論理回路の出力保護回路を提供するこ
とを目的とする。
集積注入論理回路の出力端から得られる信号を耐
圧の大きなトランジスタを有する出力インターフ
エース回路によつてバツフア増幅することによ
り、論理振幅の大きな出力信号を得ることができ
る集積注入論理回路の出力保護回路を提供するこ
とを目的とする。
以下、図面を参照して本発明の一実施例を説明
する。第２図は本発明に係るI2L回路の出力保護
回路の基本的回路を示している。図において、点
線で囲つた部分がI2L回路１であり、このI2L回路
１はPNPトランジスタQ1とNPNトランジスタQ2
の複合体で構成されている。トランジスタQ1の
コレクタとトランジスタQ2のベースは他のゲー
ト回路からの入力信号が印加される入力端子IN
に接続されている。トランジスタQ1のエミツタ
は電流注入端子INJに接続され、そのベースは接
地端子GNDに接続されている。また上記トラン
ジスタQ2のエミツタは接地端子GNDに接続さ
れ、そのコレクタはI2L回路１の出力端子C1に接
続されている。このI2L回路１の論理動作は基本
的にはインバータ動作であり、出力端子C1には
入力端子INとは逆の電圧振幅が得られる。今、
入力信号がハイレベル“Ｈ”の場合（I2L回路で
は入力端子がオープンの状態）には、トランジス
タQ1のエミツタに注入されるインジエクタ電流
の大部分がトランジスタQ1のコレクタを通じて
トランジスタQ2のベースに流れ込むのでトラン
ジスタQ2がオン状態になり、出力端子C1にはロ
ウレベル“Ｌ”の信号が得られる。入力端子IN
に前述とは逆のロウレベル“Ｌ”の信号が印加さ
れる場合には、トランジスタQ1のエミツタに注
入されるインジエクト電流はコレクタを通じて入
力端子IN側に流れ、トランジスタQ2のベース電
圧が“Ｌ”レベルとなり、トランジスタQ2がオ
フ状態となるので、出力端子C1には“Ｈ”レベ
ルの信号が得られる。
する。第２図は本発明に係るI2L回路の出力保護
回路の基本的回路を示している。図において、点
線で囲つた部分がI2L回路１であり、このI2L回路
１はPNPトランジスタQ1とNPNトランジスタQ2
の複合体で構成されている。トランジスタQ1の
コレクタとトランジスタQ2のベースは他のゲー
ト回路からの入力信号が印加される入力端子IN
に接続されている。トランジスタQ1のエミツタ
は電流注入端子INJに接続され、そのベースは接
地端子GNDに接続されている。また上記トラン
ジスタQ2のエミツタは接地端子GNDに接続さ
れ、そのコレクタはI2L回路１の出力端子C1に接
続されている。このI2L回路１の論理動作は基本
的にはインバータ動作であり、出力端子C1には
入力端子INとは逆の電圧振幅が得られる。今、
入力信号がハイレベル“Ｈ”の場合（I2L回路で
は入力端子がオープンの状態）には、トランジス
タQ1のエミツタに注入されるインジエクタ電流
の大部分がトランジスタQ1のコレクタを通じて
トランジスタQ2のベースに流れ込むのでトラン
ジスタQ2がオン状態になり、出力端子C1にはロ
ウレベル“Ｌ”の信号が得られる。入力端子IN
に前述とは逆のロウレベル“Ｌ”の信号が印加さ
れる場合には、トランジスタQ1のエミツタに注
入されるインジエクト電流はコレクタを通じて入
力端子IN側に流れ、トランジスタQ2のベース電
圧が“Ｌ”レベルとなり、トランジスタQ2がオ
フ状態となるので、出力端子C1には“Ｈ”レベ
ルの信号が得られる。
I2L回路の論理動作は上述した通りであるが、
現在市販のI2L回路１のトランジスタQ1のコレク
タ・エミツタ間の耐圧VCEOは前述したように2V
程度であり、このままでは出力端子C1に大きな
論理振幅を持つ出力信号を得ることは不可能であ
る。そこで本発明では、このトランジスタQ2の
耐圧VCEO（なおこの耐圧はプロセス・パラメータ
で決定される）の制約から逃れるために出力イン
ターフエース回路を設けている。この出力インタ
ーフエース回路の基本回路は図に示すような
NPNトランジスタQ3で構成されている。このト
ランジスタQ3のベースは基準電圧源Vrefに接続
し、その電圧を固定する。I2L回路１の場合には、
通常インジエクタ電流を発生させるためにトラン
ジスタQ1，Q2のベース・エミツタ間の電圧の２
倍、すなわち2VBE（約1.4V）の電圧源が使用され
るので、前記トランジスタQ3のベースもこの電
圧源に接続して基準電圧源Vrefとして使用すれば
良い。上記トランジスタQ3のエミツタはI2L回路
１の出力端子OUTに接続し、コレクタはインタ
ーフエース回路の出力端子OUTに接続する。今、
I2L回路１の入力端子INに“Ｈ”レベルの信号が
印加されると、前述したようにトランジスタQ2
がオン状態となり、このトランジスタQ2にコレ
クタ電流が流れる。このコレクタ電流はI2L回路
１の出力端子C1およびトランジスタQ3のエミツ
タを通じて該トランジスタQ3のコレクタに現れ、
インターフエース回路の出力端子OUTの出力電
流となる。この時、トランジスタQ3のエミツタ
電圧はVref−VBEで表わされ、基準電圧Vrefをト
ランジスタQ2のベース・エミツタ間電圧VBEの２
倍（2VBE）とすると、約0.7Vで一定となる。す
なわち、I2L回路１の出力端子C1へ印加される電
圧は約0.7V一定となる。
現在市販のI2L回路１のトランジスタQ1のコレク
タ・エミツタ間の耐圧VCEOは前述したように2V
程度であり、このままでは出力端子C1に大きな
論理振幅を持つ出力信号を得ることは不可能であ
る。そこで本発明では、このトランジスタQ2の
耐圧VCEO（なおこの耐圧はプロセス・パラメータ
で決定される）の制約から逃れるために出力イン
ターフエース回路を設けている。この出力インタ
ーフエース回路の基本回路は図に示すような
NPNトランジスタQ3で構成されている。このト
ランジスタQ3のベースは基準電圧源Vrefに接続
し、その電圧を固定する。I2L回路１の場合には、
通常インジエクタ電流を発生させるためにトラン
ジスタQ1，Q2のベース・エミツタ間の電圧の２
倍、すなわち2VBE（約1.4V）の電圧源が使用され
るので、前記トランジスタQ3のベースもこの電
圧源に接続して基準電圧源Vrefとして使用すれば
良い。上記トランジスタQ3のエミツタはI2L回路
１の出力端子OUTに接続し、コレクタはインタ
ーフエース回路の出力端子OUTに接続する。今、
I2L回路１の入力端子INに“Ｈ”レベルの信号が
印加されると、前述したようにトランジスタQ2
がオン状態となり、このトランジスタQ2にコレ
クタ電流が流れる。このコレクタ電流はI2L回路
１の出力端子C1およびトランジスタQ3のエミツ
タを通じて該トランジスタQ3のコレクタに現れ、
インターフエース回路の出力端子OUTの出力電
流となる。この時、トランジスタQ3のエミツタ
電圧はVref−VBEで表わされ、基準電圧Vrefをト
ランジスタQ2のベース・エミツタ間電圧VBEの２
倍（2VBE）とすると、約0.7Vで一定となる。す
なわち、I2L回路１の出力端子C1へ印加される電
圧は約0.7V一定となる。
次に、入力端子INに“Ｌ”レベルの信号が印
加されると、トランジスタQ2は前述したように
オフ状態となり、トランジスタQ2のコレクタ電
流は零となるので、トランジスタQ3からの出力
電流は零となる。この時、トランジスタQ3のエ
ミツタ電流は零であるから、該トランジスタQ3
のエミツタ電圧は基準電圧Vrefに等しいと考えて
よく、トランジスタQ2のコレクタ電圧が基準電
圧Vrefとなる。したがつて、このときI2L回路１
の出力端子C1へ印加される電圧はVref＝2VBE＝
1.4Vとなる。すなわち、トランジスタQ3を設け
ることにより、I2L回路１のトランジスタQ2のコ
レクタに印加される電圧は基準電圧Vref以下とな
ることがわかる。また、I2L回路１の論理信号は
トランジスタQ3のコレクタ電流信号として得ら
れるので、トランジスタQ3のコレクタに接続さ
れている出力端子OUTから他の回路を駆動する
ことが可能である。このインタフエース回路に用
いるNPNトランジスタQ3はI2L構造ではないの
で、コレクタ・エミツタ間耐圧VCEOを30V程度の
電圧にでき、よつて大振幅の信号を扱うことがで
きる。
加されると、トランジスタQ2は前述したように
オフ状態となり、トランジスタQ2のコレクタ電
流は零となるので、トランジスタQ3からの出力
電流は零となる。この時、トランジスタQ3のエ
ミツタ電流は零であるから、該トランジスタQ3
のエミツタ電圧は基準電圧Vrefに等しいと考えて
よく、トランジスタQ2のコレクタ電圧が基準電
圧Vrefとなる。したがつて、このときI2L回路１
の出力端子C1へ印加される電圧はVref＝2VBE＝
1.4Vとなる。すなわち、トランジスタQ3を設け
ることにより、I2L回路１のトランジスタQ2のコ
レクタに印加される電圧は基準電圧Vref以下とな
ることがわかる。また、I2L回路１の論理信号は
トランジスタQ3のコレクタ電流信号として得ら
れるので、トランジスタQ3のコレクタに接続さ
れている出力端子OUTから他の回路を駆動する
ことが可能である。このインタフエース回路に用
いるNPNトランジスタQ3はI2L構造ではないの
で、コレクタ・エミツタ間耐圧VCEOを30V程度の
電圧にでき、よつて大振幅の信号を扱うことがで
きる。
第３図は上記出力インターフエース回路の他の
実施例を示す。この実施例では、リーク電流の吸
収用抵抗R1がトランジスタQ3のベース・エミツ
タ間に挿入接続されている。この抵抗R1は、I2L
回路１のトランジスタQ2がカツト・オフ時に生
じるであろうコレクタのリーク電流でトランジス
タQ3が誤動作しないようにさせるための抵抗で
ある。トランジスタQ3のエミツタ側に流れるリ
ーク電流は（これはトランジスタQ2のコレクタ
リークが最も可能性のあるものとして考えられ
る）、この抵抗R1を通して基準電圧源Vrefに流れ
込み、リーク電流による抵抗R1の電圧降下が小
さければトランジスタQ3はカツトオフ状態とな
り、出力端子OUTにこのリーク電流が現れるこ
とはない。また、I2L回路１の出力端C1とトラン
ジスタQ3のエミツタとの間には、トランジスタ
Q2がオン状態の時の出力電流を制限するための
抵抗R2が設けられている。したがつて、インタ
フエース回路のトランジスタQ3の出力電流は、
この場合１／R2（Vref−VBE−VCEsat）で表わされ る。但しVCEsatはトランジスタQ2のコレクタエミ
ツタ間飽和電圧である。この第３図の回路の場合
も前述の実施例と同様の論理動作を行なうのでそ
の説明は省略するが、その出力端子OUTに論理
振幅の大きな出力信号が得られる。
実施例を示す。この実施例では、リーク電流の吸
収用抵抗R1がトランジスタQ3のベース・エミツ
タ間に挿入接続されている。この抵抗R1は、I2L
回路１のトランジスタQ2がカツト・オフ時に生
じるであろうコレクタのリーク電流でトランジス
タQ3が誤動作しないようにさせるための抵抗で
ある。トランジスタQ3のエミツタ側に流れるリ
ーク電流は（これはトランジスタQ2のコレクタ
リークが最も可能性のあるものとして考えられ
る）、この抵抗R1を通して基準電圧源Vrefに流れ
込み、リーク電流による抵抗R1の電圧降下が小
さければトランジスタQ3はカツトオフ状態とな
り、出力端子OUTにこのリーク電流が現れるこ
とはない。また、I2L回路１の出力端C1とトラン
ジスタQ3のエミツタとの間には、トランジスタ
Q2がオン状態の時の出力電流を制限するための
抵抗R2が設けられている。したがつて、インタ
フエース回路のトランジスタQ3の出力電流は、
この場合１／R2（Vref−VBE−VCEsat）で表わされ る。但しVCEsatはトランジスタQ2のコレクタエミ
ツタ間飽和電圧である。この第３図の回路の場合
も前述の実施例と同様の論理動作を行なうのでそ
の説明は省略するが、その出力端子OUTに論理
振幅の大きな出力信号が得られる。
次に、前述した基本回路を用いた本発明の応用
例を第４図乃至第８図を参照して説明する。第４
図は前述したNPNトランジスタQ3の出力により
PNP形の出力トランジスタQ4を駆動する非反転
バツフア回路である。I2L回路１のトランジスタ
Q2はマルチコレクタ型のものが用いられ、その
第１コレクタに接続された第１の出力端C1は前
述同様に抵抗R2を介してトランジスタQ3のエミ
ツタに接続されている。また、注入端子INJはイ
ンジエクタ抵抗R3を介して前記基準電源Vrefに接
続されている。さらに、前記トランジスタQ2の
第２コレクタに接続された第２の出力端C2は、
NPN形の出力トランジスタQ5のベースに接続さ
れるとともに抵抗R4を介して前記基準電源Vrefに
接続されている。また、トランジスタQ3のコレ
クタは前記トランジスタQ4のベースに接続され
ている。このトランジスタQ4のベースは抵抗R5
を介して正電源＋Ｅに、エミツタは正電源＋Ｅ
に、コレクタは前記出力トランジスタQ5のコレ
クタにそれぞれ接続されている。そして、上記一
対の相補形出力トランジスタQ4，Q5の接続点は
出力端子OUTに接続され、トランジスタQ5のエ
ミツタおよびI2L回路１のGND端子は負電源−Ｅ
に接続されている。なお、上記抵抗R2，R4はた
とえば5KΩ、抵抗R5はたとえば33KΩの抵抗値
を使用している。
例を第４図乃至第８図を参照して説明する。第４
図は前述したNPNトランジスタQ3の出力により
PNP形の出力トランジスタQ4を駆動する非反転
バツフア回路である。I2L回路１のトランジスタ
Q2はマルチコレクタ型のものが用いられ、その
第１コレクタに接続された第１の出力端C1は前
述同様に抵抗R2を介してトランジスタQ3のエミ
ツタに接続されている。また、注入端子INJはイ
ンジエクタ抵抗R3を介して前記基準電源Vrefに接
続されている。さらに、前記トランジスタQ2の
第２コレクタに接続された第２の出力端C2は、
NPN形の出力トランジスタQ5のベースに接続さ
れるとともに抵抗R4を介して前記基準電源Vrefに
接続されている。また、トランジスタQ3のコレ
クタは前記トランジスタQ4のベースに接続され
ている。このトランジスタQ4のベースは抵抗R5
を介して正電源＋Ｅに、エミツタは正電源＋Ｅ
に、コレクタは前記出力トランジスタQ5のコレ
クタにそれぞれ接続されている。そして、上記一
対の相補形出力トランジスタQ4，Q5の接続点は
出力端子OUTに接続され、トランジスタQ5のエ
ミツタおよびI2L回路１のGND端子は負電源−Ｅ
に接続されている。なお、上記抵抗R2，R4はた
とえば5KΩ、抵抗R5はたとえば33KΩの抵抗値
を使用している。
今、入力端子INへ印加される入力信号が“Ｈ”
レベルの時はトランジスタQ2がオン状態となり、
出力トランジスタQ5はオフ状態となる。同時に
トランジスタQ3はオン状態であるので出力トラ
ンジスタQ4はオン状態となり、出力端子OUTか
ら“Ｈ”レベルの出力が得られる。逆に、入力端
子INに“Ｌ”レベルの信号が印加されると、ト
ランジスタQ2はカツトオフ状態となるので出力
トランジスタQ5がオン状態となり、出力端子
OUTに“Ｌ”レベルの出力が得られる。この時、
トランジスタQ3にはコレクタ電流が流れないの
で、出力トランジスタQ4がオフ状態となる。な
お、出力トランジスタQ5は電流吸い込み能力を
有し、出力トランジスタQ4は電流流し出し能力
を有しているので、本回路の出力端子OUTから
は大きな振幅の出力が得られる。
レベルの時はトランジスタQ2がオン状態となり、
出力トランジスタQ5はオフ状態となる。同時に
トランジスタQ3はオン状態であるので出力トラ
ンジスタQ4はオン状態となり、出力端子OUTか
ら“Ｈ”レベルの出力が得られる。逆に、入力端
子INに“Ｌ”レベルの信号が印加されると、ト
ランジスタQ2はカツトオフ状態となるので出力
トランジスタQ5がオン状態となり、出力端子
OUTに“Ｌ”レベルの出力が得られる。この時、
トランジスタQ3にはコレクタ電流が流れないの
で、出力トランジスタQ4がオフ状態となる。な
お、出力トランジスタQ5は電流吸い込み能力を
有し、出力トランジスタQ4は電流流し出し能力
を有しているので、本回路の出力端子OUTから
は大きな振幅の出力が得られる。
第５図も前述の第４図の回路と同様の非反転バ
ツフア回路である。第５図の回路は、出力トラン
ジスタQ5の電流吸込能力を大きくするために駆
動トランジスタQ8を上記出力トランジスタQ5の
前段に挿入接続している。また、I2L回路１はト
ランジスタQ1，Q2のI2LとトランジスタQ6，Q7の
I2Lの２段回路を有しており前段のI2Lの出力端C1
と後段のI2Lの出力端C3とは互いに逆相の信号が
現われるようになつている。そして、上記出力端
３を駆動トランジスタQ8のベースに接続すると
ともに抵抗R4を介して基準電源Vrefに接続してい
る。この駆動トランジスタQ8のコレクタは出力
トランジスタQ5のベースに、また抵抗R6を介し
て正電源＋Ｅにそれぞれ接続され、またエミツタ
は負電源−Ｅに接続されている。さらに、出力ト
ランジスタQ9のコレクタは正電源＋Ｅに、ベー
スは前記出力トランジスタQ4のコレクタに、エ
ミツタは出力端子OUTおよび出力トランジスタ
Q5のコレクタにそれぞれ接続されている。また、
出力トランジスタQ9のベース・エミツタ間には
抵抗R7が接続されている。なお本回路では、抵
抗R2，R4にたとえば5KΩ、抵抗R5，R7にたとえ
ば33KΩ、抵抗R6にたとえば10KΩの抵抗値をそ
れぞれ使用している。本回路の論理動作も前述し
た第４図の回路とほぼ同様である。
ツフア回路である。第５図の回路は、出力トラン
ジスタQ5の電流吸込能力を大きくするために駆
動トランジスタQ8を上記出力トランジスタQ5の
前段に挿入接続している。また、I2L回路１はト
ランジスタQ1，Q2のI2LとトランジスタQ6，Q7の
I2Lの２段回路を有しており前段のI2Lの出力端C1
と後段のI2Lの出力端C3とは互いに逆相の信号が
現われるようになつている。そして、上記出力端
３を駆動トランジスタQ8のベースに接続すると
ともに抵抗R4を介して基準電源Vrefに接続してい
る。この駆動トランジスタQ8のコレクタは出力
トランジスタQ5のベースに、また抵抗R6を介し
て正電源＋Ｅにそれぞれ接続され、またエミツタ
は負電源−Ｅに接続されている。さらに、出力ト
ランジスタQ9のコレクタは正電源＋Ｅに、ベー
スは前記出力トランジスタQ4のコレクタに、エ
ミツタは出力端子OUTおよび出力トランジスタ
Q5のコレクタにそれぞれ接続されている。また、
出力トランジスタQ9のベース・エミツタ間には
抵抗R7が接続されている。なお本回路では、抵
抗R2，R4にたとえば5KΩ、抵抗R5，R7にたとえ
ば33KΩ、抵抗R6にたとえば10KΩの抵抗値をそ
れぞれ使用している。本回路の論理動作も前述し
た第４図の回路とほぼ同様である。
第６図は前述した第２図の基本回路によりダー
リントン接続されたNPNトランジスタQ10，Q11
を駆動する非反転バツフア回路である。トランジ
スタQ3のコレクタは、ダーリントン接続された
トランジスタQ10，Q11の前段のトランジスタQ10
のベースに接続されるとともに抵抗R8を介して
正電源＋Ｅに接続されている。そして、ダーリン
トン接続された後段のトランジスタQ11のコレク
タは、出力端子OUTおよび上記トランジスタQ10
のコレクタに接続されると共に抵抗R10を介して
正電源＋Ｅに接続されている。また、このトラン
ジスタQ11のベース・エミツタ間には抵抗R9が接
続され、エミツタは負電源−Ｅに接続されてい
る。今、入力端子INに“Ｈ”レベルの入力信号
が加えられるとトランジスタQ2がオンとなり、
トランジスタQ3のコレクタ電圧が下がり、ダー
リントン接続された出力トランジスタQ10，Q11
がオフとなるので出力端子OUTには“Ｈ”レベ
ルの信号が得られる。逆に、入力端子INに“Ｌ”
レベルの信号が加えられるとトランジスタQ2は
オフとなり、トランジスタQ3のコレクタ電圧は
高電位となるので、ダーリントン接続された出力
トランジスタQ10，Q11はオン状態となり、出力
端子OUTには“Ｌ”レベルの出力信号が得られ
る。なお上記回路では、抵抗R8にたとえば100K
Ω、抵抗R9にたとえば33KΩ、抵抗R10にたとえ
ば1KΩの抵抗値をそれぞれ使用している。
リントン接続されたNPNトランジスタQ10，Q11
を駆動する非反転バツフア回路である。トランジ
スタQ3のコレクタは、ダーリントン接続された
トランジスタQ10，Q11の前段のトランジスタQ10
のベースに接続されるとともに抵抗R8を介して
正電源＋Ｅに接続されている。そして、ダーリン
トン接続された後段のトランジスタQ11のコレク
タは、出力端子OUTおよび上記トランジスタQ10
のコレクタに接続されると共に抵抗R10を介して
正電源＋Ｅに接続されている。また、このトラン
ジスタQ11のベース・エミツタ間には抵抗R9が接
続され、エミツタは負電源−Ｅに接続されてい
る。今、入力端子INに“Ｈ”レベルの入力信号
が加えられるとトランジスタQ2がオンとなり、
トランジスタQ3のコレクタ電圧が下がり、ダー
リントン接続された出力トランジスタQ10，Q11
がオフとなるので出力端子OUTには“Ｈ”レベ
ルの信号が得られる。逆に、入力端子INに“Ｌ”
レベルの信号が加えられるとトランジスタQ2は
オフとなり、トランジスタQ3のコレクタ電圧は
高電位となるので、ダーリントン接続された出力
トランジスタQ10，Q11はオン状態となり、出力
端子OUTには“Ｌ”レベルの出力信号が得られ
る。なお上記回路では、抵抗R8にたとえば100K
Ω、抵抗R9にたとえば33KΩ、抵抗R10にたとえ
ば1KΩの抵抗値をそれぞれ使用している。
第７図は前述した第２図の基本回路のトランジ
スタQ3の出力によりエミツタフオロワ接続され
た一対の相補形出力トランジスタQ12，Q13を駆
動するようにした反転バツフア回路である。上記
トランジスタQ3のコレクタはPNP形の出力トラ
ンジスタQ13のベースに接続されるとともに抵抗
R10を介してNPN形の出力トランジスタQ12のベ
ースおよび電流源I1の一端に接続されている。こ
の電流源I1の他端は正電源＋Ｅに接続されてい
る。また、トランジスタQ12，Q13のエミツタ共
通接続点は出力端子OUTに接続され、トランジ
スタQ12のコレクタは正電源＋Ｅに、トランジス
タQ13のコレクタは負電源−Ｅにそれぞれ接続さ
れている。今、入力端子INに“Ｈ”レベルの入
力信号が印加されるとトランジスタQ2がオンと
なり、トランジスタQ3にコレクタ電流が流れる
ので出力トランジスタQ13のベース電位が下げら
れ、出力トランジスタQ13がオンするので出力端
子OUTには“Ｌ”レベルの出力信号が得られる。
逆に、入力端子INに“Ｌ”レベルの信号が加わ
るとトランジスタQ2のカツトオフとなり、トラ
ンジスタQ3にはコレクタ電流が流れない。した
がつて出力トランジスタQ12のベース電位が上昇
し、このトランジスタQ12がオン状態となるので
出力端子OUTには“Ｈ”レベルの信号が得られ
る。なお本回路では、上記抵抗R10にたとえば
10KΩの抵抗値を使用し、電流源I1に流れる電流
をたとえば100μAとしている。
スタQ3の出力によりエミツタフオロワ接続され
た一対の相補形出力トランジスタQ12，Q13を駆
動するようにした反転バツフア回路である。上記
トランジスタQ3のコレクタはPNP形の出力トラ
ンジスタQ13のベースに接続されるとともに抵抗
R10を介してNPN形の出力トランジスタQ12のベ
ースおよび電流源I1の一端に接続されている。こ
の電流源I1の他端は正電源＋Ｅに接続されてい
る。また、トランジスタQ12，Q13のエミツタ共
通接続点は出力端子OUTに接続され、トランジ
スタQ12のコレクタは正電源＋Ｅに、トランジス
タQ13のコレクタは負電源−Ｅにそれぞれ接続さ
れている。今、入力端子INに“Ｈ”レベルの入
力信号が印加されるとトランジスタQ2がオンと
なり、トランジスタQ3にコレクタ電流が流れる
ので出力トランジスタQ13のベース電位が下げら
れ、出力トランジスタQ13がオンするので出力端
子OUTには“Ｌ”レベルの出力信号が得られる。
逆に、入力端子INに“Ｌ”レベルの信号が加わ
るとトランジスタQ2のカツトオフとなり、トラ
ンジスタQ3にはコレクタ電流が流れない。した
がつて出力トランジスタQ12のベース電位が上昇
し、このトランジスタQ12がオン状態となるので
出力端子OUTには“Ｈ”レベルの信号が得られ
る。なお本回路では、上記抵抗R10にたとえば
10KΩの抵抗値を使用し、電流源I1に流れる電流
をたとえば100μAとしている。
第８図は第７図の反転バツフア回路の出力電流
能力を大きくするために出力トランジスタQ13の
前段に新たな駆動トランジスタQ14を設けた反転
バツフア回路である。すなわち、トランジスタ
Q14のベースは、前記トランジスタQ3のコレクタ
に接続されると共に抵抗R11を介して正電源＋Ｅ
に接続され、トランジスタQ14のコレクタは負電
源−Ｅに接続され、またこのトランジスタQ14の
エミツタは、出力トランジスタQ13のベースに接
続されるとともに図示極性の２個のダイオード
D1，D2を介して出力トランジスタQ12のベースお
よび電流源I2の一端にそれぞれ接続される。この
電流源I2の他端は正電源＋Ｅに接続される。この
電流源I2の電流はたとえば１ｍＡであり、抵抗
R11の抵抗値はたとえば100KΩである。第８図の
回路も前述の第７図の回路とほぼ同様の論理動作
を行なう。
能力を大きくするために出力トランジスタQ13の
前段に新たな駆動トランジスタQ14を設けた反転
バツフア回路である。すなわち、トランジスタ
Q14のベースは、前記トランジスタQ3のコレクタ
に接続されると共に抵抗R11を介して正電源＋Ｅ
に接続され、トランジスタQ14のコレクタは負電
源−Ｅに接続され、またこのトランジスタQ14の
エミツタは、出力トランジスタQ13のベースに接
続されるとともに図示極性の２個のダイオード
D1，D2を介して出力トランジスタQ12のベースお
よび電流源I2の一端にそれぞれ接続される。この
電流源I2の他端は正電源＋Ｅに接続される。この
電流源I2の電流はたとえば１ｍＡであり、抵抗
R11の抵抗値はたとえば100KΩである。第８図の
回路も前述の第７図の回路とほぼ同様の論理動作
を行なう。
上述したように、第２図に示す基本回路を応用
した第４図乃至第８図の回路においても、その出
力端子OUTに論理振幅の大きな出力信号を得る
ことができる。
した第４図乃至第８図の回路においても、その出
力端子OUTに論理振幅の大きな出力信号を得る
ことができる。
さらに、本発明はスタツク（階層）I2L回路に
も適用可能である。たとえば第９図に示すスタツ
クI2L回路は、３層の各層それぞれに複数のI2L回
路１を設けてそれらのGND端子を共通接続する
と共に注入端子を共通接続し、最下層のGND端
子ライン８１を接地し、その注入端子ライン８２
を中間層のGND端子ライン８３に接続し、この
中間層の注入端子ライン８４を最上層のGNDラ
イン８５に接続し、最上層の注入端子ライン８６
に注入電流源８７を接続したものである。このよ
うなスタツクI2L回路においては、各I2L回路のト
ランジスタQ2のオン動作時のベース・エミツタ
間電圧をVFで表わせば、中間層のGND端子ライ
ン８３はVF、最上層のGND端子ライン８５は
2VF、注入端子ライン８６は3VFになる。そして、
たとえば最下層のI2L回路の出力により、中間層
のI2L回路を直接に駆動するような接続が可能で
あり、あるいは中間層のI2L回路の出力により最
上層のI2L回路を直接に駆動するような接続が可
能であるが、最下層のI2L回路の出力により最上
層のI2L回路を直接駆動するように接続すること
は最下層のI2L回路のトランジスタQ2の耐圧上、
従来は不可能であつた。このような場合に、本発
明を適用して最下層のI2L回路に出力保護回路、
たとえば第２図に示したような出力トランジスタ
Q3を設け、このトランジスタQ3のベースに中間
層の注入端子ライン８４から基準電圧2VFを加
え、上記トランジスタQ3のコレクタ・エミツタ
間を最上層I2L回路の入力端と最下層I2L回路の出
力端との間に挿入接続することにより、最下層
I2L回路による最上層I2L回路の駆動を耐圧上支障
なく行なうことができる。
も適用可能である。たとえば第９図に示すスタツ
クI2L回路は、３層の各層それぞれに複数のI2L回
路１を設けてそれらのGND端子を共通接続する
と共に注入端子を共通接続し、最下層のGND端
子ライン８１を接地し、その注入端子ライン８２
を中間層のGND端子ライン８３に接続し、この
中間層の注入端子ライン８４を最上層のGNDラ
イン８５に接続し、最上層の注入端子ライン８６
に注入電流源８７を接続したものである。このよ
うなスタツクI2L回路においては、各I2L回路のト
ランジスタQ2のオン動作時のベース・エミツタ
間電圧をVFで表わせば、中間層のGND端子ライ
ン８３はVF、最上層のGND端子ライン８５は
2VF、注入端子ライン８６は3VFになる。そして、
たとえば最下層のI2L回路の出力により、中間層
のI2L回路を直接に駆動するような接続が可能で
あり、あるいは中間層のI2L回路の出力により最
上層のI2L回路を直接に駆動するような接続が可
能であるが、最下層のI2L回路の出力により最上
層のI2L回路を直接駆動するように接続すること
は最下層のI2L回路のトランジスタQ2の耐圧上、
従来は不可能であつた。このような場合に、本発
明を適用して最下層のI2L回路に出力保護回路、
たとえば第２図に示したような出力トランジスタ
Q3を設け、このトランジスタQ3のベースに中間
層の注入端子ライン８４から基準電圧2VFを加
え、上記トランジスタQ3のコレクタ・エミツタ
間を最上層I2L回路の入力端と最下層I2L回路の出
力端との間に挿入接続することにより、最下層
I2L回路による最上層I2L回路の駆動を耐圧上支障
なく行なうことができる。
第９図では３層のスタツク構造のI2L回路の例
を示したが、階層数が更に増えた場合にも、I2L
構造でないトランジスタQ3のVCEO以下の範囲で
あればより下層のI2L回路の信号でより上層のI2L
回路を駆動できる。
を示したが、階層数が更に増えた場合にも、I2L
構造でないトランジスタQ3のVCEO以下の範囲で
あればより下層のI2L回路の信号でより上層のI2L
回路を駆動できる。
以上説明したように本発明によれば、集積注入
論理回路の出力端から得られる信号を耐圧の大き
なトランジスタを有する出力インターフエース回
路によつてバツフア増幅することにより、論理振
幅の大きな出力信号が得られる集積注入論理回路
の出力保護回路を提供できる。
論理回路の出力端から得られる信号を耐圧の大き
なトランジスタを有する出力インターフエース回
路によつてバツフア増幅することにより、論理振
幅の大きな出力信号が得られる集積注入論理回路
の出力保護回路を提供できる。
第１図はI2L回路の出力トランジスタの出力耐
圧の一例を示す特性図、第２図は本発明に係る
I2L回路の出力保護回路の基本回路図、第３図は
第２図の変形例である出力保護回路の回路図、第
４図乃至第９図はそれぞれ第２図の基本回路を応
用した応用例回路図である。 １……I2L回路、Vref……基準電源、Q1〜Q14…
…トランジスタ、R1〜R11……抵抗。
圧の一例を示す特性図、第２図は本発明に係る
I2L回路の出力保護回路の基本回路図、第３図は
第２図の変形例である出力保護回路の回路図、第
４図乃至第９図はそれぞれ第２図の基本回路を応
用した応用例回路図である。 １……I2L回路、Vref……基準電源、Q1〜Q14…
…トランジスタ、R1〜R11……抵抗。
Claims (1)
- 【特許請求の範囲】 １ マルチコレクタ型トランジスタの第１、第２
のコレクタに対応した信号が出力される第１、第
２の出力端を有する集積注入論理回路と、 上記集積注入論理回路の第１の出力端と高電位
電源との間に第１の負荷を介してコレクタ・エミ
ツタ間が挿入され、ベースが上記高電位電源より
も小さな値の基準電源に結合された耐圧が大きい
第１極性の第１のトランジスタ、高電位電源と出
力端子との間にコレクタ・エミツタ間が挿入さ
れ、上記第１のトランジスタのコレクタ・エミツ
タ間の他端の信号で導通制御される第２極性の第
２のトランジスタ及び上記出力端子と低電位電源
との間にコレクタ・エミツタ間が挿入され、ベー
スが第２の負荷を介して上記基準電源に接続さ
れ、上記集積注入論理回路の第２の出力端の信号
で導通制御される第１極性の第３のトランジスタ
で構成された出力インターフエース回路と を具備したことを特徴とする集積注入論理回路の
出力保護回路。 ２ 前記集積注入論理回路は互いに逆相の信号が
現われる第１、第２の出力端を有し、前記出力イ
ンターフエース回路には前記第２の出力端の信号
を反転する反転回路を設け、第２の出力端の信号
を上記反転回路を介して前記第３のトランジスタ
のベースに供給するようにした特許請求の範囲第
１項に記載の集積注入論理回路の出力保護回路。 ３ 前記第２のトランジスタがダーリントン接続
トランジスタである特許請求の範囲第１項に記載
の集積注入論理回路の出力保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136581A JPS5761336A (en) | 1980-09-30 | 1980-09-30 | Output protection circuit of integrated injection logical circuit |
| US06/298,742 US4471241A (en) | 1980-09-30 | 1981-09-02 | Semiconductor integrated circuit for interfacing I2 L with high-powered circuitry |
| DE3135723A DE3135723C2 (de) | 1980-09-30 | 1981-09-09 | Integrierte Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55136581A JPS5761336A (en) | 1980-09-30 | 1980-09-30 | Output protection circuit of integrated injection logical circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5761336A JPS5761336A (en) | 1982-04-13 |
| JPH036697B2 true JPH036697B2 (ja) | 1991-01-30 |
Family
ID=15178617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55136581A Granted JPS5761336A (en) | 1980-09-30 | 1980-09-30 | Output protection circuit of integrated injection logical circuit |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4471241A (ja) |
| JP (1) | JPS5761336A (ja) |
| DE (1) | DE3135723C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101451788B1 (ko) * | 2014-07-25 | 2014-10-16 | 국방과학연구소 | 디지털 방식의 fmcw 전파고도계 및 그것의 고도 탐색방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4598213A (en) * | 1984-09-24 | 1986-07-01 | Motorola, Inc. | Bipolar transient driver |
| JPH05327463A (ja) * | 1992-05-15 | 1993-12-10 | Mitsubishi Electric Corp | 出力回路 |
| JP3300593B2 (ja) * | 1995-06-15 | 2002-07-08 | 株式会社東芝 | 半導体集積回路装置 |
| JP4821358B2 (ja) * | 2006-02-15 | 2011-11-24 | ミツミ電機株式会社 | 信号出力回路及び半導体集積回路 |
| US9054695B2 (en) * | 2013-10-01 | 2015-06-09 | Texas Instruments Incorporated | Technique to realize high voltage IO driver in a low voltage BiCMOS process |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3610949A (en) * | 1970-03-19 | 1971-10-05 | Molekularelektronik | Circuit for performing logic functions |
| JPS4911457A (ja) * | 1972-05-30 | 1974-01-31 | ||
| US3798471A (en) * | 1972-08-09 | 1974-03-19 | Lrc Inc | Switch driver |
| US4100431A (en) * | 1976-10-07 | 1978-07-11 | Motorola, Inc. | Integrated injection logic to linear high impedance current interface |
| NL7614610A (nl) * | 1976-12-31 | 1978-07-04 | Philips Nv | Inrichting voor het koppelen van in i2l techniek bedreven transistoren met een op hogere rust- stroom ingestelde transistor. |
| GB1579419A (en) * | 1977-06-15 | 1980-11-19 | Seiko Instr & Electronics | Static induction transistor logic semi-conductor devices and integrated injection logic semi-conductor devices |
| US4366397A (en) * | 1979-06-29 | 1982-12-28 | Hitachi, Ltd. | Level conversion circuit |
| US4358689A (en) * | 1980-07-07 | 1982-11-09 | Motorola, Inc. | Analog to digital interface circuit |
| US4390802A (en) * | 1980-12-22 | 1983-06-28 | Motorola, Inc. | Low-voltage, high-noise immunity I2 L interface |
-
1980
- 1980-09-30 JP JP55136581A patent/JPS5761336A/ja active Granted
-
1981
- 1981-09-02 US US06/298,742 patent/US4471241A/en not_active Expired - Lifetime
- 1981-09-09 DE DE3135723A patent/DE3135723C2/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101451788B1 (ko) * | 2014-07-25 | 2014-10-16 | 국방과학연구소 | 디지털 방식의 fmcw 전파고도계 및 그것의 고도 탐색방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3135723C2 (de) | 1986-05-22 |
| JPS5761336A (en) | 1982-04-13 |
| DE3135723A1 (de) | 1982-04-15 |
| US4471241A (en) | 1984-09-11 |
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