JPS589357A - 集積回路 - Google Patents
集積回路Info
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- JPS589357A JPS589357A JP56107023A JP10702381A JPS589357A JP S589357 A JPS589357 A JP S589357A JP 56107023 A JP56107023 A JP 56107023A JP 10702381 A JP10702381 A JP 10702381A JP S589357 A JPS589357 A JP S589357A
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- JP
- Japan
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- transistor
- stage
- circuit
- output
- collector
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩ”Ｌを使ったディジタル回路とリニア回路が
共存する集積回路ＫＩＩＬ、籍にディジタル回路とリニ
ア回路との間に設けられるインターフェイス回路を改嵐
した集積回路に関するものである。
共存する集積回路ＫＩＩＬ、籍にディジタル回路とリニ
ア回路との間に設けられるインターフェイス回路を改嵐
した集積回路に関するものである。
従来の集積回路におけるインターフェイス回路の一例を
第１図に示す。
第１図に示す。
図において、１はＩ”Ｌ （Ｉｎｔ＠ｇｒａｔ＠ｄ Ｉ
ｎｊ＠ｃｔｉｏｎＬｏｇｌｃ ）部コレクタ出力端、Ｇ
１はＩ”ＬＩコレクタゲート、２は定電流＊； 墨はイ
ンターフェイス部出力端、Ｑｌ、Ｇ２はＮＰＮ形トラン
ジスタ、Ｒ１，Ｒ２，Ｒ５はそれぞれ抵抗値Ｒ８，島、
Ｒ１を有する抵抗、Ｖｌは電圧Ｖ、を出力する定電圧源
である。ここに定電流源２を流れる電流！１はゲートＧ
１出力がｏ −（Ｌｏｗ ）の時、全てグー）Ｇ１のコ
レクタに流れるように、またグー）Ｇ１出力が・・（（
Ｈｉｇｈ）の時、トランジスタＱ１を充分にオンできる
値に設定されている。なお、従来回路ではＩ”Ｌの積層
化は行なわれていす、単層のみである。
ｎｊ＠ｃｔｉｏｎＬｏｇｌｃ ）部コレクタ出力端、Ｇ
１はＩ”ＬＩコレクタゲート、２は定電流＊； 墨はイ
ンターフェイス部出力端、Ｑｌ、Ｇ２はＮＰＮ形トラン
ジスタ、Ｒ１，Ｒ２，Ｒ５はそれぞれ抵抗値Ｒ８，島、
Ｒ１を有する抵抗、Ｖｌは電圧Ｖ、を出力する定電圧源
である。ここに定電流源２を流れる電流！１はゲートＧ
１出力がｏ −（Ｌｏｗ ）の時、全てグー）Ｇ１のコ
レクタに流れるように、またグー）Ｇ１出力が・・（（
Ｈｉｇｈ）の時、トランジスタＱ１を充分にオンできる
値に設定されている。なお、従来回路ではＩ”Ｌの積層
化は行なわれていす、単層のみである。
次に、上記の回路の動作を説明する・通常Ｉ”Ｌ部の信
号は下記のようにリニア部に伝搬されるＯｆ”Ｌ部の出
力であるグー）Ｇ１の出力がノヘイの時、定電流源２か
らの電流がトランジスタＱ１のベースに供給すれ、トラ
ンジスタＱ１がオンする。こ九によって出力端５の電圧
は−め二＆−−ｙ鱈 と８１＋− なる。一方、グー）Ｇ１の出力がローの時は、トランジ
スタＱ１のオン時にトランジスタＱ１のベースに充電さ
れた電荷と定電流源からの電流がグー ）Ｇ１のコレク
タに吸い出される。このため、トランジスタＱ１はオフ
し、インターフェイス部出力端１の電圧は（＋ −Ｖ
−Ｖ、となる。しＲ，＋−＋Ｒ。
号は下記のようにリニア部に伝搬されるＯｆ”Ｌ部の出
力であるグー）Ｇ１の出力がノヘイの時、定電流源２か
らの電流がトランジスタＱ１のベースに供給すれ、トラ
ンジスタＱ１がオンする。こ九によって出力端５の電圧
は−め二＆−−ｙ鱈 と８１＋− なる。一方、グー）Ｇ１の出力がローの時は、トランジ
スタＱ１のオン時にトランジスタＱ１のベースに充電さ
れた電荷と定電流源からの電流がグー ）Ｇ１のコレク
タに吸い出される。このため、トランジスタＱ１はオフ
し、インターフェイス部出力端１の電圧は（＋ −Ｖ
−Ｖ、となる。しＲ，＋−＋Ｒ。
たがりて、ゲートＧ１出力の信号がインターフェイス部
出力端墨から車幅 ７°ＲＲで（Ｒ，＋Ｒ，）（島
＋島十Ｒ，） グー）Ｇ１の逆極性の信号として出力され、Ｉ”Ｌ部か
らリニア部に伝搬される。これは、Ｉ”Ｌ１ゲートを構
成するＰＮＰ）９ンジスタとＮＰＮ トランジスタのう
ち、ＮＰＮ）ランジスタのコレクタエミッタ間電圧が０
．１Ｖ程度になるまでＩ”Ｌはほぼ定電流源として動作
し、トランジスタＱ１のベース・エミッタ間電圧がα１
ｖになるまでベース蓄積電荷を一定電流で急速ＫｅＬ込
み放電させ、トランジスタＱ１を高速でカットオフする
ためである。
出力端墨から車幅 ７°ＲＲで（Ｒ，＋Ｒ，）（島
＋島十Ｒ，） グー）Ｇ１の逆極性の信号として出力され、Ｉ”Ｌ部か
らリニア部に伝搬される。これは、Ｉ”Ｌ１ゲートを構
成するＰＮＰ）９ンジスタとＮＰＮ トランジスタのう
ち、ＮＰＮ）ランジスタのコレクタエミッタ間電圧が０
．１Ｖ程度になるまでＩ”Ｌはほぼ定電流源として動作
し、トランジスタＱ１のベース・エミッタ間電圧がα１
ｖになるまでベース蓄積電荷を一定電流で急速ＫｅＬ込
み放電させ、トランジスタＱ１を高速でカットオフする
ためである。
ところが、Ｉ２Ｌ出力端１がｎ（ｎは２以上の整数）段
に積層化されたＩ”Ｌ群のｋ（ｋはに≦ｎなる整数）段
目の出力端である場合、Ｉ”Ｌ出力端１のハイレベルは
ｋ ＶＢｚ ＊ ローレベルは（ｋｌ）ｖＢＥとなる
。このため、Ｉ”Ｌ出力層電圧はトランジスタＱ１のエ
ミッタ電圧に対して常に順方向電圧となり、トランジス
タＱ１のベース九電流が供給されてトランジスタＱ１は
常にオンになる。したがって、インターフェイス部出力
端３の電圧は常に一定となり、Ｉ”ＬＩＢの信号はす＝
ア部に伝搬されなくなる。
に積層化されたＩ”Ｌ群のｋ（ｋはに≦ｎなる整数）段
目の出力端である場合、Ｉ”Ｌ出力端１のハイレベルは
ｋ ＶＢｚ ＊ ローレベルは（ｋｌ）ｖＢＥとなる
。このため、Ｉ”Ｌ出力層電圧はトランジスタＱ１のエ
ミッタ電圧に対して常に順方向電圧となり、トランジス
タＱ１のベース九電流が供給されてトランジスタＱ１は
常にオンになる。したがって、インターフェイス部出力
端３の電圧は常に一定となり、Ｉ”ＬＩＢの信号はす＝
ア部に伝搬されなくなる。
以上のように、従来のインターフェイスｌ路は、積層化
されたＩ”Ｌ回路には適用できないという欠点があった
。
されたＩ”Ｌ回路には適用できないという欠点があった
。
本発明の目的は、ｎ段に積層されたＩ”Ｌのに段目のコ
レクタ出力を所望の出力振幅とバイアスをもつ信号に変
換してリニア素子に伝搬することができるインターフェ
イスｌ路を有する集積回路を提供することである。
レクタ出力を所望の出力振幅とバイアスをもつ信号に変
換してリニア素子に伝搬することができるインターフェ
イスｌ路を有する集積回路を提供することである。
本発明は、ｎ段に積層されたＩ”Ｌのに段目のコレクタ
出力を、エミッタとコレクタ間に抵抗を接続したＮＰＮ
形トシト２ンジスタースに入力し、そのエミッタ側をに
段目のＩ”ＬのＧＮＤに接続し、エミッタ側とｌＪＲ目
の１”ＬのＧＮＤとを同電位とした点＃Ｃ咎黴がある。
出力を、エミッタとコレクタ間に抵抗を接続したＮＰＮ
形トシト２ンジスタースに入力し、そのエミッタ側をに
段目のＩ”ＬのＧＮＤに接続し、エミッタ側とｌＪＲ目
の１”ＬのＧＮＤとを同電位とした点＃Ｃ咎黴がある。
以下に、本発明を実施例によってｌ！明する。第２図は
Ｉ”Ｌが２段に積層化された場合の本発明の一実施例を
示す、Ｓにおいて、１は２層化されたＩ”Ｌの２Ｒ目の
Ｉ！Ｌ部出力端、２は定電流源、Ｇ５、Ｇ４はＮＰＮ形
トランジスタ、Ｇ５はＰＮＰ形トランジスタ、Ｂ５へＲ
８はそれぞれ抵抗値−〜Ｒ１を有する抵抗、Ｖ２．ＶＳ
はそれぞれ電圧ｖ、。
Ｉ”Ｌが２段に積層化された場合の本発明の一実施例を
示す、Ｓにおいて、１は２層化されたＩ”Ｌの２Ｒ目の
Ｉ！Ｌ部出力端、２は定電流源、Ｇ５、Ｇ４はＮＰＮ形
トランジスタ、Ｇ５はＰＮＰ形トランジスタ、Ｂ５へＲ
８はそれぞれ抵抗値−〜Ｒ１を有する抵抗、Ｖ２．ＶＳ
はそれぞれ電圧ｖ、。
■、を出力する定電圧源、器はインターフェイス部出力
端、４はＩ”Ｌの１段目のＩ’Ｌ出力端である。
端、４はＩ”Ｌの１段目のＩ’Ｌ出力端である。
トランジスタＱ３のエミッタは、２段目のＩ”ＬＯＧＮ
Ｄ（＝１！１１のインジェクタ）に接続されている。定
電流源２を流れる電流Ｉ、はトランジスタＱ３を充分に
オンすることができ、また、ゲートＧ３のコレクタに充
分に引込まれ、トランジスタＱ３をオフできるような値
に設定されている。
Ｄ（＝１！１１のインジェクタ）に接続されている。定
電流源２を流れる電流Ｉ、はトランジスタＱ３を充分に
オンすることができ、また、ゲートＧ３のコレクタに充
分に引込まれ、トランジスタＱ３をオフできるような値
に設定されている。
グー）Ｇ３人力、即ちグー）ＧＡを構成するＮＰＮ）ラ
ンジスタＱ６１Ｑベース入力がロー（＝２段段目”Ｌの
ＧＮＤ）の時、グー）ＧＡのＮＰＮ）ランジスタＱ６は
オフになり、定電流工、はトランジスタＱ３のベース領
域に流れ込む。このため、トランジスタＱ５はオンにさ
れる。一方、ゲートＧ５のＰＮＰ ）ツンジスタＱ７の
コレクタから流れる電流がグー）Ｇ５のＮＰＮ）ランジ
スタＱ６のベースに供給される時には、ＮＰＮ）ランジ
スタ偽はオンになり、ゲートＧ３のコレクタ出力はロー
（−２Ｎ目Ｉ”ＬＩ）ＧＮＤ）となる。このため。
ンジスタＱ６１Ｑベース入力がロー（＝２段段目”Ｌの
ＧＮＤ）の時、グー）ＧＡのＮＰＮ）ランジスタＱ６は
オフになり、定電流工、はトランジスタＱ３のベース領
域に流れ込む。このため、トランジスタＱ５はオンにさ
れる。一方、ゲートＧ５のＰＮＰ ）ツンジスタＱ７の
コレクタから流れる電流がグー）Ｇ５のＮＰＮ）ランジ
スタＱ６のベースに供給される時には、ＮＰＮ）ランジ
スタ偽はオンになり、ゲートＧ３のコレクタ出力はロー
（−２Ｎ目Ｉ”ＬＩ）ＧＮＤ）となる。このため。
定電流ｌ、とトランジスタＱ３のベースに充電されてい
た電荷はグー）Ｇ３のコレクタから全て吸い込まれ、ト
ランジスタＱ５はオフにされる。これはトランジスタＱ
３のエミッタ電位と２段目のＩ”ＬのＧＮＤＩｇ圧とが
接続されているため、これらの電位が同電位となり、従
来例で説明したように、グー）Ｇ５のＮＰＮ）ランジス
タＱ６が定電流源として働き、トランジスタＱ３を高速
にカットオフするためである。したがって、トランジス
タＱ３は高速動作が可能となる。
た電荷はグー）Ｇ３のコレクタから全て吸い込まれ、ト
ランジスタＱ５はオフにされる。これはトランジスタＱ
３のエミッタ電位と２段目のＩ”ＬのＧＮＤＩｇ圧とが
接続されているため、これらの電位が同電位となり、従
来例で説明したように、グー）Ｇ５のＮＰＮ）ランジス
タＱ６が定電流源として働き、トランジスタＱ３を高速
にカットオフするためである。したがって、トランジス
タＱ３は高速動作が可能となる。
本実施例では、ＰＮＰ ）ランジスタＱ５．定電圧＠Ｖ
２．Ｖ５＊よび抵抗Ｒ５は、抵抗Ｒ５の抵抗値によって
電流値が決まる定電流源回路を構成している。このため
抵抗Ｒ６に流れる電流は一定となり、トランジスタＱ３
のオン、オフにもかかわらず、′園００点におけるイン
ターフェイス部からＩ”Ｌ部へ流れ込む電流も一定とな
る。したがりてＩＪ ＝ア部からＩ”Ｌ部への影響はな
い。
２．Ｖ５＊よび抵抗Ｒ５は、抵抗Ｒ５の抵抗値によって
電流値が決まる定電流源回路を構成している。このため
抵抗Ｒ６に流れる電流は一定となり、トランジスタＱ３
のオン、オフにもかかわらず、′園００点におけるイン
ターフェイス部からＩ”Ｌ部へ流れ込む電流も一定とな
る。したがりてＩＪ ＝ア部からＩ”Ｌ部への影響はな
い。
また、一般ＫＩ”Ｌはインジェクタ電流が多い騙高遮動
作する。このため、Ｉ”Ｌの１段目のインジェクタ電流
と２段目のインジェクタ電流を等しくして、１”Ｌの１
段目と２段目の動作速度を等しくすることが菫ましい。
作する。このため、Ｉ”Ｌの１段目のインジェクタ電流
と２段目のインジェクタ電流を等しくして、１”Ｌの１
段目と２段目の動作速度を等しくすることが菫ましい。
本実施例の回路で２段目のＩ”５１個あたりのインジェ
クタ電流と１段目のＩ”５１個あたりのインジェクタ電
流に差が生じる場合は、１段目のＩ”Ｌの個数を増やす
ことによりＩ”５１個あたりのインジェクタ電流を等し
く調整でき、Ｉ”Ｌの動作速度を一定に保つことができ
る。
クタ電流と１段目のＩ”５１個あたりのインジェクタ電
流に差が生じる場合は、１段目のＩ”Ｌの個数を増やす
ことによりＩ”５１個あたりのインジェクタ電流を等し
く調整でき、Ｉ”Ｌの動作速度を一定に保つことができ
る。
また抵抗Ｒ６を流れる電流が一定となるため、抵抗Ｒ６
の値により、インターフェイス出力端３に所望のバイア
スを設定でき、抵抗Ｒ７の値により所望の振幅を出力９
８に簡単に得ることができる。
の値により、インターフェイス出力端３に所望のバイア
スを設定でき、抵抗Ｒ７の値により所望の振幅を出力９
８に簡単に得ることができる。
第３図は本発明の第２実施例であり、ｎＪ９ｔｃ積層さ
れたＩ”Ｌｆ）ｋ段目のゲートから出力を取り出すよう
にした回路を示す。図において、４ａ、４ｂ、４ｃはそ
れぞれＩ”Ｌのｎ段目、２段目、１段目のＩ”Ｌ部出力
端、■５〜ｖ７は定電圧源、Ｒ９〜Ｒｆ２は抵抗、Ｇ７
はＰＮＰ ）ランジスタ、Ｇ６゜ＱＢはＮＰＮ）ランジ
スタ、Ｇ７〜Ｇ１４はゲートを示し、これら以外の符号
は第２図と同じものな示す。
れたＩ”Ｌｆ）ｋ段目のゲートから出力を取り出すよう
にした回路を示す。図において、４ａ、４ｂ、４ｃはそ
れぞれＩ”Ｌのｎ段目、２段目、１段目のＩ”Ｌ部出力
端、■５〜ｖ７は定電圧源、Ｒ９〜Ｒｆ２は抵抗、Ｇ７
はＰＮＰ ）ランジスタ、Ｇ６゜ＱＢはＮＰＮ）ランジ
スタ、Ｇ７〜Ｇ１４はゲートを示し、これら以外の符号
は第２図と同じものな示す。
本実施例においては、トランジスタＱ６のエミッタはに
段目１”Ｌ群のＧＮＤ（−（ｋ−１）段目Ｉ”Ｌのイン
ジェクタ）に接続されている。したがって、ｌＩ２１ｇ
１で説明したように、）ランジスタＱ６のエミッタ電位
とに段目のＩ’ＬのＧ Ｎ Ｄ カ同電位となり、トラ
ンジスタＱ６は高速にカットオフすることが可能となる
。このため、トランジスタＱ６を高速動作することがで
きる。しかも抵抗Ｒ１０、Ｒ１１を適蟲な龍に設定する
こと罠より、ｋ段目Ｉ”Ｌの出力信号はインターフェイ
ス出力端墨より所望のバイアス、振幅をもつ信号和変換
されて出力される。
段目１”Ｌ群のＧＮＤ（−（ｋ−１）段目Ｉ”Ｌのイン
ジェクタ）に接続されている。したがって、ｌＩ２１ｇ
１で説明したように、）ランジスタＱ６のエミッタ電位
とに段目のＩ’ＬのＧ Ｎ Ｄ カ同電位となり、トラ
ンジスタＱ６は高速にカットオフすることが可能となる
。このため、トランジスタＱ６を高速動作することがで
きる。しかも抵抗Ｒ１０、Ｒ１１を適蟲な龍に設定する
こと罠より、ｋ段目Ｉ”Ｌの出力信号はインターフェイ
ス出力端墨より所望のバイアス、振幅をもつ信号和変換
されて出力される。
以上のように、本実施例はＩ”Ｌ評のｋＲ目のＩ”Ｌ出
力を入力とするＮＰＮ）ランジスｆｉＱ６のエイツタを
ｋＲ＠Ｉ”Ｌ群のＧＮＤＫＩＩ続しているので、ｎ段に
積層化されたＩ”Ｌ群のに段目のＩ”Ｌ出力をインター
フェイス出力端墨を介してリニア部に伝搬することがで
きる。なお本実施例の回路でインターフェイス出力端墨
からの信号のバイアスと振幅を決める回路で、定電流源
回路を用いたが、定電圧源回路もしくは電源電圧を用い
ても、Ｉ”Ｌ部に流れ込む電流値にほとんど差はなく、
Ｉ”Ｌ部動作に問題はない。、 第４図は本発明の第５実施例であり、インターフェイス
出力端５からの信号のバイアスと振幅を決める回路に定
電圧源回路を用いたものである。
力を入力とするＮＰＮ）ランジスｆｉＱ６のエイツタを
ｋＲ＠Ｉ”Ｌ群のＧＮＤＫＩＩ続しているので、ｎ段に
積層化されたＩ”Ｌ群のに段目のＩ”Ｌ出力をインター
フェイス出力端墨を介してリニア部に伝搬することがで
きる。なお本実施例の回路でインターフェイス出力端墨
からの信号のバイアスと振幅を決める回路で、定電流源
回路を用いたが、定電圧源回路もしくは電源電圧を用い
ても、Ｉ”Ｌ部に流れ込む電流値にほとんど差はなく、
Ｉ”Ｌ部動作に問題はない。、 第４図は本発明の第５実施例であり、インターフェイス
出力端５からの信号のバイアスと振幅を決める回路に定
電圧源回路を用いたものである。
図において抵抗Ｒ１５，Ｒ１４，Ｒ１５は出力信号の振
幅とバイアスを与えるものである。抵抗ＲＩＭ〜Ｒ１５
には大電流を流す必要がないため、これらの抵抗の抵抗
値は数にΩから１０数にΩと大きくとられている。した
がって、トランジスタＱ９がオ／からオフ、あるいはオ
フからオンに切り替わっても、抵抗１１４に流れる電流
は、はとんど変化せず、（ｋ−１）段取下のＩ”Ｌ評の
動作にはとんと影響はでない。
幅とバイアスを与えるものである。抵抗ＲＩＭ〜Ｒ１５
には大電流を流す必要がないため、これらの抵抗の抵抗
値は数にΩから１０数にΩと大きくとられている。した
がって、トランジスタＱ９がオ／からオフ、あるいはオ
フからオンに切り替わっても、抵抗１１４に流れる電流
は、はとんど変化せず、（ｋ−１）段取下のＩ”Ｌ評の
動作にはとんと影響はでない。
第５図は本発明の第４実施例であり、負荷となる定電流
源ＫＩ”Ｌ部におけるＰＮＰ ）ランジスタＱ１４を利
用したものである。
源ＫＩ”Ｌ部におけるＰＮＰ ）ランジスタＱ１４を利
用したものである。
Ｉ”ＬＩＩＫＪ６けるＰＮＰ形トランジスタＱ１４ハ、
ラテラル（横）形ＰＮＰ ）ツンジスタで、！２Ｌゲー
トのコレクタ部分を除いたべ−４領域だけをインジェク
タに対向させるだけで簡単に作ることができる口したが
って、リニア素子を使用してつ（る定電流源２と比較す
ると、素子数が減りチップ面積が少なくて済み、回路構
成が簡単になるという利点がある。更に温度特性などに
よるＦＬゲグーのインジェクタ電流の変動とともＫＰＮ
Ｐ ）ランジスタＱ１４の電流も比例して変動するので
、より安定ＫＮＰＮ）ランジスタＱ１２をオン、オフさ
せることができる。
ラテラル（横）形ＰＮＰ ）ツンジスタで、！２Ｌゲー
トのコレクタ部分を除いたべ−４領域だけをインジェク
タに対向させるだけで簡単に作ることができる口したが
って、リニア素子を使用してつ（る定電流源２と比較す
ると、素子数が減りチップ面積が少なくて済み、回路構
成が簡単になるという利点がある。更に温度特性などに
よるＦＬゲグーのインジェクタ電流の変動とともＫＰＮ
Ｐ ）ランジスタＱ１４の電流も比例して変動するので
、より安定ＫＮＰＮ）ランジスタＱ１２をオン、オフさ
せることができる。
以上のよ５に、本発明によれば、積層化されたＩ” Ｌ
８ｉ路の各階層からの出力をベース久方とするＮＰＮ
）ランジスタのエミッタを、その各々の階層の■冨Ｌｌ
ｌ路のＧＮＤに接続するだけで、Ｉ”ＬＩ回路の各階層
からの出力を所望の出力振幅とバイアスをもつ信号に変
換しで、リニア素子に伝搬することができる。また、本
発明による集積１路は、素子の増加をまねくことなく、
高周波に対しても動作可能で、しかもＩ”Ｌの耐圧とし
て（Ｌ７Ｖ程度で動作できるという効果もある。
８ｉ路の各階層からの出力をベース久方とするＮＰＮ
）ランジスタのエミッタを、その各々の階層の■冨Ｌｌ
ｌ路のＧＮＤに接続するだけで、Ｉ”ＬＩ回路の各階層
からの出力を所望の出力振幅とバイアスをもつ信号に変
換しで、リニア素子に伝搬することができる。また、本
発明による集積１路は、素子の増加をまねくことなく、
高周波に対しても動作可能で、しかもＩ”Ｌの耐圧とし
て（Ｌ７Ｖ程度で動作できるという効果もある。
Ｍ１図は単層のＩ”Ｌとリニア回路とが共存する従来の
集積回路の回路図、第２〜５図はそれぞれ本発明の一実
施例の回路図である。 １・・・Ｉ”Ｌ部出力端、 ２・・・定電流源、３・・
・インターフェイス部出力端 代理人弁理士 平 木 道 人 孝１１１Ｅｌ 湛２Ｅ ３１Ｅｌ ぼし４Ｅ 」枝５１２１
集積回路の回路図、第２〜５図はそれぞれ本発明の一実
施例の回路図である。 １・・・Ｉ”Ｌ部出力端、 ２・・・定電流源、３・・
・インターフェイス部出力端 代理人弁理士 平 木 道 人 孝１１１Ｅｌ 湛２Ｅ ３１Ｅｌ ぼし４Ｅ 」枝５１２１
Claims (1)
- （１） エイツタとベースがそれぞれ共通に接続された
複数のインジェクタ用のＰＮＰ ）ランジスタをｎ（！
Ｉ≧２なる整数）段有すると共に、ｋ（２≦に≦ｌ）段
目の前記ＰＮＰ ）ランジスタのベースと（ｋ−１）段
目のＰＮＰ ）ランジスタのエミッタとが接続されたＩ
”ＬＩ回路、リニア回路およびこれらの回路の閤に設け
られたインターフェイス回路とを混載した集積回路にお
いて、前記インターフェイス回路が、ｋＲ目のＩ”Ｌの
コレクタ出力端にベースが接続され、エミッタかに段目
のＩ”ＬのＧＮＤＫ接続され、さらにコレクタが第１の
抵抗を介して電１１ｇｍｌｌＫｍ！絖されたＮＰＮ）ラ
ンジスタ、皺ベースＫＩＩ絖された負荷となる定電流源
、および該ＮＰＮ）ランジスタのコレクタとエミッタ間
に接続されたＷｉ２の抵抗を真値したことを特徴とする
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107023A JPS589357A (ja) | 1981-07-10 | 1981-07-10 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107023A JPS589357A (ja) | 1981-07-10 | 1981-07-10 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589357A true JPS589357A (ja) | 1983-01-19 |
| JPH029733B2 JPH029733B2 (ja) | 1990-03-05 |
Family
ID=14448549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107023A Granted JPS589357A (ja) | 1981-07-10 | 1981-07-10 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589357A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04125137U (ja) * | 1990-12-10 | 1992-11-16 | 篠原精機株式会社 | 調湿器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991345A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS5314532A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor ic circuit unit |
-
1981
- 1981-07-10 JP JP56107023A patent/JPS589357A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991345A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS5314532A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Semiconductor ic circuit unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029733B2 (ja) | 1990-03-05 |
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