JPH036721A - Ｃｐｕのリセット回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵのリセット回路に関し、特にマイクロ
コンピュータ−のプログラムによりモーター、ソレノイ
ド等を制御する制御系において、マイクロコンピュータ
−のリセット回路に供給する電圧を検出し、かつ検出さ
れた電圧値に応じて前記リセット回路に供給する電圧の
印加、停止を制御するＣＰＵのリセット回路に関スる。

〔従来の技術〕

従来、この種のＣＰＵのリセット回路においては、第３
図に示すように装置の電源回路１１より供給さｈる二次
電源電圧すなわち通常＋５ｖ電圧Ａが端子５に直接印加
され、抵抗器２及びコンデンサ３０時定数により波形整
形したリセット信号Ｂがｃｐｕｉのリセット端子６に印
加されていた。

〔発明が解決しようとする課題〕

しかし、−次電源９をスイッチ１ｏにより投入、あるい
は切断された時には、二次電源すなわち＋５ｖ１！圧Ａ
の立ち上り、立ち下りが第４図（ａ）に示すようにゆる
やかな特性の場合がある。このような条件において、前
記従来例ではＣＰＵ１のリセット端子６に印加されるリ
セット信号Ｂは第４図（ｂ）に示すような波形となり、
前記電源スィッチ１０を切断後部、再投入すると、ＣＰ
Ｕ１に印加されるリセット信号ＢはＣＰＵＩのスレッシ
ョルド電圧ｖＴＴ１まで降下せずに上昇するため、０Ｐ
Ｕ１は初期リセットが働かない。この時のＣＰＵ１の内
部リセット回路部で受ける論理的リセット信号波形を第
４図（ｃ）に示す。ＣＰＵ１の初期リセットが働かない
と、ＣＰＵＩの電源電圧がすでに動作可能最低電圧を下
回っているため、ＣＰＵ１の動作は異常となりプログラ
ムが暴走し、後段のモータ８ａやソレノイド８ｂ等を駆
動する駆動回路７に制御信号Ｃを出力して、前記モータ
８ａやソレノイド８ｂに電流が流れた状態で保持されて
しまう等により、駆動回路７．モータａ、ソレノイド８
ｂ等を破壊する欠点があった。

〔課題を解決するための手段〕

本発明においては、ＣＰＵのリセット回路に供給する電
源電圧値を検出し、その検出された電圧に応じてリセッ
ト回路に供給する電圧の印加、停止を制御すること及び
ＣＰＵのリセット端子に保持された電圧を、電源切断時
には素早く放電される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の実施例を示す回路図である。

第１図において、装置の電源回路１１より供給される二
次電源電圧Ａを端子５より入力し、トランジスタ１２．
抵抗器１５，１８．ツェナーダイオード１３により構成
された電圧検出回路を通し、従来のリセット回路に電圧
を印加するものであり、トランジスタ１２のベース電流
は抵抗器１６及びツェナーダイオードを通して流れるた
め、トランジスタ１２をオンさせるには電源電圧Ａの電
圧値ＶＯＷは次式の関係となる。

Ｖ工≧Ｅ、＋Ｅｂ−ｔ−Ｅ。

ここでｓＥｔはツェナー電圧、Ｅ、は抵抗器１６の端子
間電圧、Ｅ、はトランジスタ１２のコレクタ・ベース間
電圧をそれぞれ示している。したがって、ツェナーダイ
オードのツェナー電圧を装置の電源特性に合わせて適当
に選ぶことにより、前記電源電圧Ａの電圧値Ｖｓｗを変
えることが可能である。

また、第３図において１４はトランジスタ１２がオフし
た時に、ＣＰＵ１のＲＥＳＥＴ端子の電圧を素早く降下
させるための放電用の抵抗器であり、この時コンデンサ
３に充電された電荷は、ダイオード４及び前記抵抗器１
４を通してアースされ放電する。また、この放電時の時
定数はコンデンサ３と抵抗器１４の値によって決定され
る。

第２図には、本発明の実施例を示す回路による各部の波
形例を示したものであり、第２図（ａ）は電源電圧Ａの
波形を示し、第２図（ｂ）はＣＰＵ　１のリセット端子
６に印加されるリセット信号Ｃの波形を示し、第２図（
ｃ）はＣＰＵ１の内部リセット回路で受ける論理的リセ
ット信号波形を示している。

本発明によれば、トランジスタ、ツェナーダイオード各
１個及び抵抗器３個により構成さｈた回路を付加するこ
とにより、装置の電源投入時及び切断時において、電源
特性に影響されず、常に安定なリセット信号をＣＰＵに
供給し得る点において、第１図に示す従来例におけるＣ
ＰＵのリセット回路と異なり、安易に信頼性の高いＣＰ
Ｕのリセット回路が実現できる。

〔発明の効果〕

本発明は以上説明したように、電圧検出回路を付加し、
さらに放電用素子を付加することにより、信頼性の高い
ＣＰＵのリセット回路を安易に実現しうる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図（ａ）、　
（ｂ）、　（ｃ）は本実旅例の各部の波形図、第３図は
従来のＣＰＵのリセット回路図、第４図（ａ）。 （ｂ）　、　（ｃ）は第３図における回路図の各部の波
形図である。 １・・・・・・ＣＰＵ、２・・・・・・抵抗器、３・・
・・・・コンデンサ、４・・・・・・ダイオード、５，
６・・・・・・端子、７・・・・・・駆動回路、８ａ・
・・・・・モーター　８ｂ・・・・・・ソレノイド、９
・・・・・・−次電源、１０・・・・・・電源スィッチ
、１１・・・・・・電源回路、１２・・・・・・ＰＮＰ
　）ランジスタ、１３・・・・・・ツェナーダイオード
、１４・・・・・・抵抗器、１５・・・・・・抵抗器、
１６・・・・・・抵抗器。

Claims (1)

【特許請求の範囲】
1. メカニズムを駆動する制御系を有し、前記メカニズム制
   御する電子回路にマイクロコンピューターを使用し、前
   記メカニズムの制御信号を前記マイクロコンピューター
   のプログラムによって制御する制御回路において、前記
   マイクロコンピューターの初期リセット回路に印加する
   電源電圧を検出する手段と、その検出された電圧値に応
   じて前記リセット回路に供給する電圧の印加、停止を制
   御する手段と、前記リセット回路に供給する電圧を停止
   した時は、前記マイクロコンピューターのリセット端子
   に保持された電圧を放電させる放電素子とを備えている
   ことを特徴とするＣＰＵのリセット回路。