JPH0367377B2 - - Google Patents
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- Publication number
- JPH0367377B2 JPH0367377B2 JP56162836A JP16283681A JPH0367377B2 JP H0367377 B2 JPH0367377 B2 JP H0367377B2 JP 56162836 A JP56162836 A JP 56162836A JP 16283681 A JP16283681 A JP 16283681A JP H0367377 B2 JPH0367377 B2 JP H0367377B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- output signal
- pattern extraction
- Prior art date
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- Expired - Lifetime
Links
- 238000000605 extraction Methods 0.000 claims description 18
- 238000003708 edge detection Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000010355 oscillation Effects 0.000 claims 2
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号の同期化を図るデイジ
タル同期回路に関するものである。
タル同期回路に関するものである。
デイジタル信号の同期化方式としては、タンク
回路を用い入力データ信号との同期化を図る方式
や、RLL回路（フエイズロツクドループ）を用
いた方式がある。さらに一定周期の信号により調
歩式同期化を図る方式があるが、上記いずれの方
式もデータ中のドロツプアウトにより同期が乱さ
れる欠点があつた。このため我々は次のような方
式の「クロツク再生方式」を出願している。その
方法は信号中の特定パターンのエツジを抽出し、
該エツジ信号による同期化をはかる方法である。
この特定パターンのエツジを抽出する方法とし
て、該出願ではシフトレジスタに入力データ信号
を入力し、シフトレジスタの各ビツトの出力パタ
ーンが所定のパターンとなつたとき出力するパタ
ーン抽出方法が取られる。しかし入力データ信号
の時間軸変動が非常に大きな場合には、該パター
ン抽出方法によるパターン抽出回数が減少するの
で、同期化がはかれないこともある。したがつて
多種類の特定パターンを抽出する回路を設ければ
解決できるが、回路規模が大きくなるため、これ
を縮少する必要があつた。
回路を用い入力データ信号との同期化を図る方式
や、RLL回路（フエイズロツクドループ）を用
いた方式がある。さらに一定周期の信号により調
歩式同期化を図る方式があるが、上記いずれの方
式もデータ中のドロツプアウトにより同期が乱さ
れる欠点があつた。このため我々は次のような方
式の「クロツク再生方式」を出願している。その
方法は信号中の特定パターンのエツジを抽出し、
該エツジ信号による同期化をはかる方法である。
この特定パターンのエツジを抽出する方法とし
て、該出願ではシフトレジスタに入力データ信号
を入力し、シフトレジスタの各ビツトの出力パタ
ーンが所定のパターンとなつたとき出力するパタ
ーン抽出方法が取られる。しかし入力データ信号
の時間軸変動が非常に大きな場合には、該パター
ン抽出方法によるパターン抽出回数が減少するの
で、同期化がはかれないこともある。したがつて
多種類の特定パターンを抽出する回路を設ければ
解決できるが、回路規模が大きくなるため、これ
を縮少する必要があつた。
本発明の目的は我々の出願をさらに向上させド
ロツプアウト等によるデータ同期の乱れる場合を
改善すると同時に入力データの時間軸変動に追随
する性能を向上させたデータ同期回路を提供する
にある。
ロツプアウト等によるデータ同期の乱れる場合を
改善すると同時に入力データの時間軸変動に追随
する性能を向上させたデータ同期回路を提供する
にある。
本発明はドロツプアウト等により発生したズレ
たタイミングでの入力デイジタル信号のエツジ信
号による同期化を防止するために、特定パターン
を抽出回路を設け、調歩式同期回路の同期入力と
すると共に、該調歩式同期回路をデコードしてデ
ータ弁別に悪影響を及ぼさない範囲でタイムゲー
ト窓を開き、入力デイジタル信号のエツジ信号が
該ゲート窓に位置する該エツジ信号と特定パター
ン抽出回路出力を併用し、該調歩式同期回路の同
期入力とすることを特徴とする。
たタイミングでの入力デイジタル信号のエツジ信
号による同期化を防止するために、特定パターン
を抽出回路を設け、調歩式同期回路の同期入力と
すると共に、該調歩式同期回路をデコードしてデ
ータ弁別に悪影響を及ぼさない範囲でタイムゲー
ト窓を開き、入力デイジタル信号のエツジ信号が
該ゲート窓に位置する該エツジ信号と特定パター
ン抽出回路出力を併用し、該調歩式同期回路の同
期入力とすることを特徴とする。
以下この発明を図示する実施例について詳細に
説明する。第１図はこの発明の１実施例の構成を
示すためのブロツク図であつて、１は入力デイジ
タル信号の入力端子、２は入力端子１のエツジ信
号３を生成するエツジ検出回路、４は入力端子１
の特定パターンを抽出しパターン抽出信号５を出
力する特定パターン抽出回路、６はパターン抽出
信号５とAND回路１５のOR出力７を出力する
OR回路、８は入力デイジタル信号速度のＮ倍の
周波数で発振する発振器、９は発振器８の出力、
１０は出力９を１／Ｎ分周する回路でOR出力７
により分周比をコントロールしてデータ弁別用の
弁別窓信号１１の位相を合わせる。１２はタイム
ゲート窓信号１３を生成するデコーダ回路、１４
はエツジ信号３とタイムゲート窓信号１３を入力
として１５を出力するAND回路である。
説明する。第１図はこの発明の１実施例の構成を
示すためのブロツク図であつて、１は入力デイジ
タル信号の入力端子、２は入力端子１のエツジ信
号３を生成するエツジ検出回路、４は入力端子１
の特定パターンを抽出しパターン抽出信号５を出
力する特定パターン抽出回路、６はパターン抽出
信号５とAND回路１５のOR出力７を出力する
OR回路、８は入力デイジタル信号速度のＮ倍の
周波数で発振する発振器、９は発振器８の出力、
１０は出力９を１／Ｎ分周する回路でOR出力７
により分周比をコントロールしてデータ弁別用の
弁別窓信号１１の位相を合わせる。１２はタイム
ゲート窓信号１３を生成するデコーダ回路、１４
はエツジ信号３とタイムゲート窓信号１３を入力
として１５を出力するAND回路である。
次に第２図のタイミング図により本発明の実施
例動作を詳細に説明する。
例動作を詳細に説明する。
第２図のタイミング図では、Ｎ＝８、Ｔがエツ
ジ間隔が正常な値、特定パターン抽出回路４は長
さＴのパターンを抽出する例で、入力デイジタル
信号１で破線が正常時のエツジで雑音等によりエ
ツジが偏位が生じた例を示している。
ジ間隔が正常な値、特定パターン抽出回路４は長
さＴのパターンを抽出する例で、入力デイジタル
信号１で破線が正常時のエツジで雑音等によりエ
ツジが偏位が生じた例を示している。
従つてエツジ信号３、パターン抽出信号５は図
中のタイミングに従いＴ／８のパルス幅となる。
タイムゲート窓信号１３は原理上最大Ｔの長さま
でパルス幅を広げることが可能であるが、データ
弁別に悪影響を及ぼさない範囲まで狭少する必要
がある。本例では、エツジ信号３は通常タイムゲ
ート窓信号の中心値であるＴ／８の領域にあるこ
とが期待されるが、両側＋Ｔ／８領域においてエ
ツジ信号３の偏位を許容するのでタイムゲート窓
信号として3/8Ｔのパルス幅を設け、エツジ信号
３の入力を待つ。このようにタイムゲート窓信号
とある幅を設けてもデータ弁別窓信号１１への影
響は軽微である。
中のタイミングに従いＴ／８のパルス幅となる。
タイムゲート窓信号１３は原理上最大Ｔの長さま
でパルス幅を広げることが可能であるが、データ
弁別に悪影響を及ぼさない範囲まで狭少する必要
がある。本例では、エツジ信号３は通常タイムゲ
ート窓信号の中心値であるＴ／８の領域にあるこ
とが期待されるが、両側＋Ｔ／８領域においてエ
ツジ信号３の偏位を許容するのでタイムゲート窓
信号として3/8Ｔのパルス幅を設け、エツジ信号
３の入力を待つ。このようにタイムゲート窓信号
とある幅を設けてもデータ弁別窓信号１１への影
響は軽微である。
入力データの時間軸変動が大きい時、本来パタ
ーン抽出信号５のパターン抽出回路の出力のみに
期待すれば、５の出力頻度が減少して同期化が危
うくなる。そのため、タイムゲート窓信号１３を
データ弁別窓信号１１への影響が軽微である前後
Ｔ／８まで拡大することにより、入力デイジタル
信号のエツジ信号も同期化入力とできるので、
OR出力７の出力頻度は減少しない。このように
して入力データの時間軸変動が大きい場合にも対
応できる。
ーン抽出信号５のパターン抽出回路の出力のみに
期待すれば、５の出力頻度が減少して同期化が危
うくなる。そのため、タイムゲート窓信号１３を
データ弁別窓信号１１への影響が軽微である前後
Ｔ／８まで拡大することにより、入力デイジタル
信号のエツジ信号も同期化入力とできるので、
OR出力７の出力頻度は減少しない。このように
して入力データの時間軸変動が大きい場合にも対
応できる。
次にエツジ検出回路２を第３図の回路図により
詳細に説明する。入力デイジタル信号１を初段Ｄ
形フリツプフロツプ１９に入力し、同出力２０を
２段目のＤ形フリツプフロツプ２１に入力し、出
力２２を得る。この両出力２０，２２を排他的論
理和回路２３の入力としてエツジ信号３を生成す
る。１６はＤ形フリツプフロツプ１９，２１のク
ロツク入力である。
詳細に説明する。入力デイジタル信号１を初段Ｄ
形フリツプフロツプ１９に入力し、同出力２０を
２段目のＤ形フリツプフロツプ２１に入力し、出
力２２を得る。この両出力２０，２２を排他的論
理和回路２３の入力としてエツジ信号３を生成す
る。１６はＤ形フリツプフロツプ１９，２１のク
ロツク入力である。
次に特定パターン抽出回路４を第４図の回路図
により詳細に説明する。入力デイジタル信号１を
10段のシフトレジスタ２４に入力し、最初段出力
２５と最終段出力２７とそれぞれインバータ回路
２８，２９により反転して、入力アンド回路３０
の入力とする。またシフトレジスタ２４の最初段
と最終段を除く中間段の８ケの出力２６はそのま
ま入力アンド回路３０の入力とする。
により詳細に説明する。入力デイジタル信号１を
10段のシフトレジスタ２４に入力し、最初段出力
２５と最終段出力２７とそれぞれインバータ回路
２８，２９により反転して、入力アンド回路３０
の入力とする。またシフトレジスタ２４の最初段
と最終段を除く中間段の８ケの出力２６はそのま
ま入力アンド回路３０の入力とする。
以上のように本発明によれば、入力データの時
間軸変動が大きい場合でも、入力デイジタル信号
のエツジ信号が調歩式同期回路をデコードしたタ
イムゲート窓に位置する該エツジ信号と特定パタ
ーン抽出回路出力を併用して、該調歩式同期回路
の同期化入力とすることで、同期化入力の発生頻
度が減少することなく同期化がはかられる。ま
た、入力データの時間軸変動が小さい場合、本例
の如く、特定パターン抽出をＴ／８の精度で抽出
し、その両端Ｔ／８の含むタイムゲート窓はデー
タ弁別窓信号へ与える影響は軽微である。
間軸変動が大きい場合でも、入力デイジタル信号
のエツジ信号が調歩式同期回路をデコードしたタ
イムゲート窓に位置する該エツジ信号と特定パタ
ーン抽出回路出力を併用して、該調歩式同期回路
の同期化入力とすることで、同期化入力の発生頻
度が減少することなく同期化がはかられる。ま
た、入力データの時間軸変動が小さい場合、本例
の如く、特定パターン抽出をＴ／８の精度で抽出
し、その両端Ｔ／８の含むタイムゲート窓はデー
タ弁別窓信号へ与える影響は軽微である。
第１図は本発明によるデイジタル同期回路の一
実施例を示す構成図、第２図は該実施例の動作を
示すタイミング図、第３図は第１図のエツジ検出
回路の回路図、第４図は第１図の特定パターン抽
出回路の回路図である。 ２；エツジ検出回路、４；特定パターン抽出回
路、８；発振器、１０；分周回路、１２；デコー
ダ。
実施例を示す構成図、第２図は該実施例の動作を
示すタイミング図、第３図は第１図のエツジ検出
回路の回路図、第４図は第１図の特定パターン抽
出回路の回路図である。 ２；エツジ検出回路、４；特定パターン抽出回
路、８；発振器、１０；分周回路、１２；デコー
ダ。
Claims (1)
- １ 入力されるデイジタル信号に対し、このデイ
ジタル信号の伝送レートで決まる所定のパルス幅
を検出するパターン抽出回路と、発振回路と、こ
の発振回路の出力信号を分周し、上記パターン抽
出回路の出力信号で初期状態となる分周回路とを
備え、入力されるデイジタル信号に同期したクロ
ツクを上記分周回路の出力信号から得るデイジタ
ル同期回路において、上記デイジタル信号のエツ
ジを検出するエツジ検出回路と、上記分周回路の
出力信号が供給され、タイムゲート窓を生成する
デコーダ回路と、上記エツジ検出回路の出力信号
と上記デコーダ回路の出力信号との論理積をとる
アンド回路と、このアンド回路の出力信号と上記
パターン抽出回路の出力信号の論理和をとり、論
理和信号により上記分周回路の初期状態を制御す
るオア回路とを備えていることを特徴とするデイ
ジタル同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162836A JPS5864842A (ja) | 1981-10-14 | 1981-10-14 | デイジタル同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162836A JPS5864842A (ja) | 1981-10-14 | 1981-10-14 | デイジタル同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864842A JPS5864842A (ja) | 1983-04-18 |
| JPH0367377B2 true JPH0367377B2 (ja) | 1991-10-22 |
Family
ID=15762164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162836A Granted JPS5864842A (ja) | 1981-09-30 | 1981-10-14 | デイジタル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864842A (ja) |
-
1981
- 1981-10-14 JP JP56162836A patent/JPS5864842A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864842A (ja) | 1983-04-18 |
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