JPH0368539B2 - - Google Patents
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- JPH0368539B2 JPH0368539B2 JP56043003A JP4300381A JPH0368539B2 JP H0368539 B2 JPH0368539 B2 JP H0368539B2 JP 56043003 A JP56043003 A JP 56043003A JP 4300381 A JP4300381 A JP 4300381A JP H0368539 B2 JPH0368539 B2 JP H0368539B2
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- Japan
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- semiconductor region
- region
- semiconductor
- conductivity type
- impurity density
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、ベース領域が殆んどピンチオフして
おり実効的なベース幅が十分薄くなるべく構成さ
れたベース順バイアスで不飽和電流電圧特性を示
すバイポーラトランジスタを用いた集積回路の新
規な構造に関する。
おり実効的なベース幅が十分薄くなるべく構成さ
れたベース順バイアスで不飽和電流電圧特性を示
すバイポーラトランジスタを用いた集積回路の新
規な構造に関する。
従来の集積回路においては、高速動作を要求さ
れる論理ゲート部に、バイポーラトランジスタ
（以下BPTと称す）が使用されている。BPTは
高速度の動作は行うが、MOS電解効果トランジ
スタ（以下MOSFETと称す）等に比し、消費電
力が大きく、入力インピーダンスが小さいため、
次段との直結が行なえないなどのため、集積度を
高くできず、高集積度を要求される半導体集積回
路に用いるには不利であるという致命的な欠点を
有している。更に、BPTは各電極間の領域が大
きいこと、ベース内に注入された少数キヤリアの
蓄積効果が顕著なことなどにより動作速度が制限
されている。こうしたBPTの欠点を除いて、高
入力インピーダンスで次段との直結が行なえ、各
電極間容量が小さくして、しかも変換コンダクタ
ンスがBPTにかなり近くて大きく、駆動能力が
大きく、高速度動作が行なえ、フアン・アウト数
を多く取れるトランジスタとして、本発明者によ
り静電誘導トランジスタが提案、開発され、
BPTのI2L（Integrated Injection Logic）等相当
する集積回路に応用され成果を収めている（特許
第1181984号（特公昭58−11102号）「半導体集積
回路」、特許第1208034号（特公昭58−38938号）
「半導体集積回路」、昭和51年９月１日乃至３日固
体素子国際会議予稿集pp.53〜54）。
れる論理ゲート部に、バイポーラトランジスタ
（以下BPTと称す）が使用されている。BPTは
高速度の動作は行うが、MOS電解効果トランジ
スタ（以下MOSFETと称す）等に比し、消費電
力が大きく、入力インピーダンスが小さいため、
次段との直結が行なえないなどのため、集積度を
高くできず、高集積度を要求される半導体集積回
路に用いるには不利であるという致命的な欠点を
有している。更に、BPTは各電極間の領域が大
きいこと、ベース内に注入された少数キヤリアの
蓄積効果が顕著なことなどにより動作速度が制限
されている。こうしたBPTの欠点を除いて、高
入力インピーダンスで次段との直結が行なえ、各
電極間容量が小さくして、しかも変換コンダクタ
ンスがBPTにかなり近くて大きく、駆動能力が
大きく、高速度動作が行なえ、フアン・アウト数
を多く取れるトランジスタとして、本発明者によ
り静電誘導トランジスタが提案、開発され、
BPTのI2L（Integrated Injection Logic）等相当
する集積回路に応用され成果を収めている（特許
第1181984号（特公昭58−11102号）「半導体集積
回路」、特許第1208034号（特公昭58−38938号）
「半導体集積回路」、昭和51年９月１日乃至３日固
体素子国際会議予稿集pp.53〜54）。
ゲート領域近傍がほとんどピンチオフした状態
にあるトランジスタがゲートに逆バイアスを印加
した時空間電荷制限電流が流れ不飽和型電流電圧
特性を示すことは個別デバイスとしてはR.
Zuleeg（ツーレーグ）などにより知られていた
（米国特許第3409812号）が、ゲートに順バイアス
を印加した時は飽和型電流電圧特性を示すもので
あつた。
にあるトランジスタがゲートに逆バイアスを印加
した時空間電荷制限電流が流れ不飽和型電流電圧
特性を示すことは個別デバイスとしてはR.
Zuleeg（ツーレーグ）などにより知られていた
（米国特許第3409812号）が、ゲートに順バイアス
を印加した時は飽和型電流電圧特性を示すもので
あつた。
本発明は順バイアスで不飽和型電流電圧特性を
示すBPTをEFL（Emitter Follwer Logic）集積
回路を用いることにより、少数キヤリア蓄積効果
が小さく周波数特性が良好で高速度動作の行なえ
る集積回路の新規な構造を提供することを目的と
している。
示すBPTをEFL（Emitter Follwer Logic）集積
回路を用いることにより、少数キヤリア蓄積効果
が小さく周波数特性が良好で高速度動作の行なえ
る集積回路の新規な構造を提供することを目的と
している。
以下図面を参照して本発明を詳細に説明する。
第１図は３入力２出力のANDゲートの断面構
造例である。第１図はｐ領域の横方向不純物拡散
が起つた場合の例であり第１図でn+領域１，
１′、n-領域２は出力npn−BPTのコレクタ、ｐ
領域４，５１，５２、n+領域１３，２３はそれ
ぞれ出力npn−BPTのベース、エミツタであり、
ｐ領域６は入力pnp−BPTのエミツタで、ｎ領域
７，１７，２７，３７，８はベース、ｐ領域９，
９′はコレクタである。１０は絶縁層、３１，３
２は出力電極、７１，７２，７３は入力電極、
６′はnpn−BPTのベースとpnp−BPTのエミツ
タとを接続する第１の配線層、１８はnpn−BPT
のコレクタに接続する電源供給用の第２の配線層
である。図示していないが６′と１８は抵抗
（Rc）を介して接続されている。９′は基板の裏
面の電極によつて接地されている。領域１３，２
３，６の不純物密度は1018〜1021cm-3程度、１、
１′，９′は1017〜1020cm-3程度、４，７，１７，
２７，３７は1016〜1021cm-3程度、５１，５２，
８は1012〜1016cm-3程度、２，９は1012〜1017cm-3
程度である。１１は絶縁用ポリシリコンもしくは
絶縁性樹脂で分離領域を形成している。動作をす
るためには、npn−BPTのエミツタ、コレクタ間
に存在するベース領域５１，５２が、n+pもしく
はn-p接触の拡散電位だけにより殆んど空乏層と
なつていなければならない。エミツタ、コレクタ
間に存在するベース５１，５２はｐ領域４からの
拡散によつて生じているから当然その不純物密度
はもともとの領域４よりは低くなつている。同様
にpnp−BPTのベース領域８はn+領域７，１７，
２７，３７よりも低不純物密度になつており、エ
ミツタ領域６とのp+n接合およびコレクタ領域は
９とのnp接合の拡散電位だけで殆んど空乏層と
なつている。したがつて、第１図に召される構造
でベース領域５１，５２および８は厚さもかなり
薄くその不純物密度が低く、反対導電型領域との
接触部に生じる拡散電位だけで殆んど空乏層とな
り殆んどピンチオフした状態になつている。ベー
ス領域がピンチオフ状態になるとベース領域の電
位はその両側に存在する反対導電型領域の電位に
接近するが、ここではベースが完全にピンチオフ
せず極く薄い中性領域が残り、その電位が両側に
ある反対導電型領域の電位にまで接近しておら
ず、まだ電位障壁が存在して、しかもその厚さが
十分に薄く、エミツタからベースに向うキヤリア
の注入量制御を行なうようになつている状態をベ
ースが殆んど、ピンチオフした状態と定義する。
こうした状態になるようにベース領域の厚さ及び
不純物密度を選定すれば、エミツタからコレクタ
に流れるキヤリアは、静電誘導トランジスタの場
合と同様に、電位障壁を越えてコレクタ側に注入
され、ドリフト走行するというように、殆んど多
数キヤリア注入と同じ振舞いになり、従来の
BPTにおける少数キヤリア注入による、ベース
領域の少数キヤリア蓄積効果は現われない。前述
したベース領域５１，５２および８の存在によ
り、エミツタ、コレクタ間のチヤンネル長を短く
してもノーマリオフ型にしやすくなり、エミツ
タ、コレクタ間のキヤリア走行時間が短く、導通
時の電流が大きく、変換コンダクタンスが大き
く、高速化が容易で、しかも駆動能力が大きくな
る。同時に、またベース・エミツタ間、ベース・
コレクタ間容量が減少して動作速度は速くなる。
この集積回路に使用されるBPTはその寸法が非
常に小であるが、従来のBPTの動作速度を制限
するベース抵抗は、第１図の領域４および７，１
７，２７，３７の不純物密度を高くするなどして
おけば殆んど問題にならない。すなわち、ベース
の電位障壁は基本的には、ベース取り出し領域
４，７，１７，２７，３７により容量結合的に制
御される。容量結合的な制御とは、通常のBPT
のようにベースにベースの少数キヤリアを注入し
て電位障壁の高さを制御するのではなく、ベース
取り出し電極に印加する電圧で制御することをい
う。つまり通常のBPTではベースの厚みを本発
明のように薄くした場合はベースの厚み方向に垂
直な方向の抵抗が増大して、この抵抗の効果で高
速な動作が不可能であるが、本発明では容量結合
であるので、ベース抵抗には関係なく高速に制御
できる。本発明に対し、通常のBPTのベース電
流による電位障壁の高さの制御は抵抗結合的な制
御である。本発明の容量結合的な制御はMOSト
ランジスタにおける電位障壁の高さ制御と似てお
り、原理的にはベースの構造をMOS型とするこ
とも可能である。第１図に示したpn接合ベース
構造で容量結合的に電位障壁を制御するために
は、pn接合に順方向に電圧を印加する時はpn接
合の接触電位以下の電圧を印加すれば、ベースに
少数キヤリアの注入はほとんど生じない。極くわ
ずかな少数キヤリアの注入が生じても、主なる電
位障壁制御が容量結合であればかまわないのはも
ちろんである。
造例である。第１図はｐ領域の横方向不純物拡散
が起つた場合の例であり第１図でn+領域１，
１′、n-領域２は出力npn−BPTのコレクタ、ｐ
領域４，５１，５２、n+領域１３，２３はそれ
ぞれ出力npn−BPTのベース、エミツタであり、
ｐ領域６は入力pnp−BPTのエミツタで、ｎ領域
７，１７，２７，３７，８はベース、ｐ領域９，
９′はコレクタである。１０は絶縁層、３１，３
２は出力電極、７１，７２，７３は入力電極、
６′はnpn−BPTのベースとpnp−BPTのエミツ
タとを接続する第１の配線層、１８はnpn−BPT
のコレクタに接続する電源供給用の第２の配線層
である。図示していないが６′と１８は抵抗
（Rc）を介して接続されている。９′は基板の裏
面の電極によつて接地されている。領域１３，２
３，６の不純物密度は1018〜1021cm-3程度、１、
１′，９′は1017〜1020cm-3程度、４，７，１７，
２７，３７は1016〜1021cm-3程度、５１，５２，
８は1012〜1016cm-3程度、２，９は1012〜1017cm-3
程度である。１１は絶縁用ポリシリコンもしくは
絶縁性樹脂で分離領域を形成している。動作をす
るためには、npn−BPTのエミツタ、コレクタ間
に存在するベース領域５１，５２が、n+pもしく
はn-p接触の拡散電位だけにより殆んど空乏層と
なつていなければならない。エミツタ、コレクタ
間に存在するベース５１，５２はｐ領域４からの
拡散によつて生じているから当然その不純物密度
はもともとの領域４よりは低くなつている。同様
にpnp−BPTのベース領域８はn+領域７，１７，
２７，３７よりも低不純物密度になつており、エ
ミツタ領域６とのp+n接合およびコレクタ領域は
９とのnp接合の拡散電位だけで殆んど空乏層と
なつている。したがつて、第１図に召される構造
でベース領域５１，５２および８は厚さもかなり
薄くその不純物密度が低く、反対導電型領域との
接触部に生じる拡散電位だけで殆んど空乏層とな
り殆んどピンチオフした状態になつている。ベー
ス領域がピンチオフ状態になるとベース領域の電
位はその両側に存在する反対導電型領域の電位に
接近するが、ここではベースが完全にピンチオフ
せず極く薄い中性領域が残り、その電位が両側に
ある反対導電型領域の電位にまで接近しておら
ず、まだ電位障壁が存在して、しかもその厚さが
十分に薄く、エミツタからベースに向うキヤリア
の注入量制御を行なうようになつている状態をベ
ースが殆んど、ピンチオフした状態と定義する。
こうした状態になるようにベース領域の厚さ及び
不純物密度を選定すれば、エミツタからコレクタ
に流れるキヤリアは、静電誘導トランジスタの場
合と同様に、電位障壁を越えてコレクタ側に注入
され、ドリフト走行するというように、殆んど多
数キヤリア注入と同じ振舞いになり、従来の
BPTにおける少数キヤリア注入による、ベース
領域の少数キヤリア蓄積効果は現われない。前述
したベース領域５１，５２および８の存在によ
り、エミツタ、コレクタ間のチヤンネル長を短く
してもノーマリオフ型にしやすくなり、エミツ
タ、コレクタ間のキヤリア走行時間が短く、導通
時の電流が大きく、変換コンダクタンスが大き
く、高速化が容易で、しかも駆動能力が大きくな
る。同時に、またベース・エミツタ間、ベース・
コレクタ間容量が減少して動作速度は速くなる。
この集積回路に使用されるBPTはその寸法が非
常に小であるが、従来のBPTの動作速度を制限
するベース抵抗は、第１図の領域４および７，１
７，２７，３７の不純物密度を高くするなどして
おけば殆んど問題にならない。すなわち、ベース
の電位障壁は基本的には、ベース取り出し領域
４，７，１７，２７，３７により容量結合的に制
御される。容量結合的な制御とは、通常のBPT
のようにベースにベースの少数キヤリアを注入し
て電位障壁の高さを制御するのではなく、ベース
取り出し電極に印加する電圧で制御することをい
う。つまり通常のBPTではベースの厚みを本発
明のように薄くした場合はベースの厚み方向に垂
直な方向の抵抗が増大して、この抵抗の効果で高
速な動作が不可能であるが、本発明では容量結合
であるので、ベース抵抗には関係なく高速に制御
できる。本発明に対し、通常のBPTのベース電
流による電位障壁の高さの制御は抵抗結合的な制
御である。本発明の容量結合的な制御はMOSト
ランジスタにおける電位障壁の高さ制御と似てお
り、原理的にはベースの構造をMOS型とするこ
とも可能である。第１図に示したpn接合ベース
構造で容量結合的に電位障壁を制御するために
は、pn接合に順方向に電圧を印加する時はpn接
合の接触電位以下の電圧を印加すれば、ベースに
少数キヤリアの注入はほとんど生じない。極くわ
ずかな少数キヤリアの注入が生じても、主なる電
位障壁制御が容量結合であればかまわないのはも
ちろんである。
第１図のように、ベース領域が殆んどピンチオ
フして薄い電位障壁がエミツタ、コレクタ間に残
るように形成されたBPTの電流電圧特性は、従
来のBPTおよび前述したR.Zuleegなどによるト
ランジスタ（米国特許第3409812号）が、あるコ
レクタ電圧以上ではコレクタ電流が殆んど一定に
なる飽和特性になるのに対し、コレクタ電圧が増
加するにつれて次第にコレクタ電流が増加する不
飽和型特性を示す。電位障壁層の厚さは、導通状
態にあるときに負荷に流す電流値などによつて決
まり、負荷に十分大きな電流を流す場合、例えば
TTL（Transistor Transistor Logic）ゲートを
駆動するような場合には十分薄して、しかもエミ
ツタ領域に近く設定しなければならない。第１図
ではコレクタ側にn-高抵抗領域が存在する場合
を示したが、n+領域が直接ベースに接触してい
ても、もちろんよいわけである。
フして薄い電位障壁がエミツタ、コレクタ間に残
るように形成されたBPTの電流電圧特性は、従
来のBPTおよび前述したR.Zuleegなどによるト
ランジスタ（米国特許第3409812号）が、あるコ
レクタ電圧以上ではコレクタ電流が殆んど一定に
なる飽和特性になるのに対し、コレクタ電圧が増
加するにつれて次第にコレクタ電流が増加する不
飽和型特性を示す。電位障壁層の厚さは、導通状
態にあるときに負荷に流す電流値などによつて決
まり、負荷に十分大きな電流を流す場合、例えば
TTL（Transistor Transistor Logic）ゲートを
駆動するような場合には十分薄して、しかもエミ
ツタ領域に近く設定しなければならない。第１図
ではコレクタ側にn-高抵抗領域が存在する場合
を示したが、n+領域が直接ベースに接触してい
ても、もちろんよいわけである。
又、第１図ではn+領域７，１７，２７，３７、
ｎ領域８が直接ｐ領域９に接触しているが、n-
領域２を７，１７，２７，３７と９および８と９
の間に入れても良い。
ｎ領域８が直接ｐ領域９に接触しているが、n-
領域２を７，１７，２７，３７と９および８と９
の間に入れても良い。
第１図は３入力２出力のANDゲートであるが
必要に応じて入力数、出力数を増減しても良いこ
とは当然である。
必要に応じて入力数、出力数を増減しても良いこ
とは当然である。
これまで説明した本発明に用いたBPTは、も
ちろんこれらの構造に限るものではない。ベース
領域が主動作領域において殆んど、もしくは完全
にピンチオフして薄い電位障壁層が残るべく構成
されればよいのである。これまでのもので導電型
を全く反転したものでもよいことは勿論である。
ちろんこれらの構造に限るものではない。ベース
領域が主動作領域において殆んど、もしくは完全
にピンチオフして薄い電位障壁層が残るべく構成
されればよいのである。これまでのもので導電型
を全く反転したものでもよいことは勿論である。
本発明はEFLに関するものであるが、本発明
の構成要素であるBPTを他の論理ゲートたとえ
ばECL（Emitter Coupled Logic）NTL（Non
Threshold Logic）、DTL（Diode Tranistor
Logic）、RTL（Resistor Transistor Logic）、
TTL（Transistor Tranistor Logic）等に用いる
と、少数キヤリア蓄積効果が少なく、電極間容量
の小さいことなどにより高速度の動作が行なえる
半導体集積回路を得ることができる。
の構成要素であるBPTを他の論理ゲートたとえ
ばECL（Emitter Coupled Logic）NTL（Non
Threshold Logic）、DTL（Diode Tranistor
Logic）、RTL（Resistor Transistor Logic）、
TTL（Transistor Tranistor Logic）等に用いる
と、少数キヤリア蓄積効果が少なく、電極間容量
の小さいことなどにより高速度の動作が行なえる
半導体集積回路を得ることができる。
第２図は第１図の回路表示でEFL相当の回路
に前述のBPTを使用した基本論理構成例であり、
３入力のANDゲートが構成されている。第１図
の電極７１，７２，７３が、第２図のpnp−BPT
のベース電極Ａ、Ｂ、Ｃにそれぞれ対応する。
npn−BPTが無くてもANDゲートの動作は可能
である。
に前述のBPTを使用した基本論理構成例であり、
３入力のANDゲートが構成されている。第１図
の電極７１，７２，７３が、第２図のpnp−BPT
のベース電極Ａ、Ｂ、Ｃにそれぞれ対応する。
npn−BPTが無くてもANDゲートの動作は可能
である。
第１図乃至第２図の回路は、電極間容量が小さ
く、少数キヤリア蓄積効果が少なく、飽和型から
はずれた電流電圧特性を示して、入力インピーダ
ンスが従来のBPTより高く、動作速度が速い。
これらの回路を設計条件により適宜組合せれば、
所望の全ての動作を行なわせることができる。更
に前記BPTは優れた高周波特性を有しているも
ので集積化されたアナログ型演算増幅器をはじめ
としてアナログ型各種信号処理装置にも応用でき
ることは云うまでもない。
く、少数キヤリア蓄積効果が少なく、飽和型から
はずれた電流電圧特性を示して、入力インピーダ
ンスが従来のBPTより高く、動作速度が速い。
これらの回路を設計条件により適宜組合せれば、
所望の全ての動作を行なわせることができる。更
に前記BPTは優れた高周波特性を有しているも
ので集積化されたアナログ型演算増幅器をはじめ
としてアナログ型各種信号処理装置にも応用でき
ることは云うまでもない。
本発明の提供した構造を用いた半導体集積回路
は、従来良く知られていれ結晶成長技術、拡散技
術、イオン打ち込み技術、微細加工技術等により
製造することができる。とくにベース領域等を制
度よく制御するときなどはイオン打ち込み技術は
有効である。
は、従来良く知られていれ結晶成長技術、拡散技
術、イオン打ち込み技術、微細加工技術等により
製造することができる。とくにベース領域等を制
度よく制御するときなどはイオン打ち込み技術は
有効である。
ベース領域が手動作領域において殆んどピンチ
オフした状態になるべく構成された前記BPTを
用いたEFLは、従来のベースからの少数キヤリ
アの注入を用いた抵抗結合的電位障壁制御の
EFLと異なり、ベースに印加される電圧により
容量結合的な電位障壁制御を行うことにより動作
するので、少数キヤリア蓄積効果が少なく、各電
極間容量も小さく、ベース領域をキヤリアが拡散
する状態を含まず、またエミツタ、コレクタ間の
チヤンネル長を短くすることが容易で、キヤリア
の走行時間も短く、周波数特性が良好で、高速度
の動作が行え、しかも駆動能力が大きく、フア
ン・アウト数が多く取れ、その工業的価値は極め
て高い。
オフした状態になるべく構成された前記BPTを
用いたEFLは、従来のベースからの少数キヤリ
アの注入を用いた抵抗結合的電位障壁制御の
EFLと異なり、ベースに印加される電圧により
容量結合的な電位障壁制御を行うことにより動作
するので、少数キヤリア蓄積効果が少なく、各電
極間容量も小さく、ベース領域をキヤリアが拡散
する状態を含まず、またエミツタ、コレクタ間の
チヤンネル長を短くすることが容易で、キヤリア
の走行時間も短く、周波数特性が良好で、高速度
の動作が行え、しかも駆動能力が大きく、フア
ン・アウト数が多く取れ、その工業的価値は極め
て高い。
第１図は、ベース領域が殆んどピンチオフ状態
にあるBPTを用いたEFLANDゲートの構造例を
示す図、第２図は第１図の回路表示を示す図であ
る。
にあるBPTを用いたEFLANDゲートの構造例を
示す図、第２図は第１図の回路表示を示す図であ
る。
Claims (1)
- １ 第１導電型の第１の半導体領域９，９′と、
前記第１の半導体領域の上部に形成された第２導
電型低不純物密度の第２の半導体領域２と、前記
第２の半導体領域の上部に形成された第１導電型
高不純物密度の第３の半導体領域６と、前記第３
の半導体領域に隣接し、前記第２の半導体領域の
表面からの深さが前記第３の半導体領域よりも深
く形成された第２導電型高不純物密度の少なく共
２つ以上の第４の半導体領域７，１７，２７，３
７と、前記第３の半導体領域の底部に、前記第４
の半導体領域と隣接して形成された第２導電型の
不純物密度1012〜1016cm-3の第５の半導体領域８
と、前記第４の半導体領域の上部に形成された少
なく共２つ以上の独立した入力信号用電極７１，
７２，７３と、前記第１の半導体領域の上部の一
部に形成された第２導電型高不純物密度の第６の
半導体領域１と、前記第６の半導体領域の上部に
形成された第２導電型高不純物密度の第７の半導
体領域１３，２３と、前記第７の半導体領域に隣
接し、前記第７の半導体領域よりも深く形成され
た第１導電型高不純物密度の第８の半導体領域４
と、前記第７の半導体領域の底部に前記第８の半
導体領域と隣接して形成された第１導電型の不純
物密度1012〜1016cm-3の第９の半導体領域５１，
５２と、前記第７の半導体領域の上部に形成され
た出力信号用電極３１，３２と、前記第３の半導
体領域と前記第８の半導体領域を接続し、共に抵
抗Rcを介して電源に接続する第１の配線層６′
と、前記第６の半導体領域の上部に前記第６の半
導体領域と隣接して形成された第２導電型高不純
物密度の第10の半導体領域１′と、前記第10の半
導体領域の上部に形成され、前記電源に接続され
た第２の配線層１８と、前記第４の半導体領域と
前記第８の半導体領域の間に形成された分離領域
１１とから少なく共構成され、前記第５および第
９の半導体領域がその上下の半導体領域との接触
部に生じる拡散電位で薄い中性領域を残してほと
んど空乏層となるように前記第５および第９の半
導体領域の厚みと不純物密度とが選定され、前記
薄い中性領域に形成された電位障壁の高さが、前
記第４および第８の半導体領域に印加される電圧
により容量結合的に制御されることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300381A JPS56153774A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4300381A JPS56153774A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52015880A Division JPS5853517B2 (ja) | 1977-02-02 | 1977-02-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153774A JPS56153774A (en) | 1981-11-27 |
| JPH0368539B2 true JPH0368539B2 (ja) | 1991-10-28 |
Family
ID=12651815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4300381A Granted JPS56153774A (en) | 1981-03-23 | 1981-03-23 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153774A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3409812A (en) * | 1965-11-12 | 1968-11-05 | Hughes Aircraft Co | Space-charge-limited current triode device |
-
1981
- 1981-03-23 JP JP4300381A patent/JPS56153774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153774A (en) | 1981-11-27 |
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